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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

続・Samsung Galaxy S7 搭載ソニー&サムスン製撮像素子 ~サムスンセンサの方はTSVでの積層だった

以前エントリしたSamsungスマホのフラグシップ機GalaxyS7及びS7edge搭載撮像素子が、ソニー製とSamsung製の2種混在していた件の続報です。
例によってImageSensorWorldさん経由、EETimesさんが元記事です。


↑GalaxyS7の側を外したところ
左がUSモデル、右がヨーロッパモデルだそう

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Nikon D5 (フラグシップフルサイズDSLR)搭載センサは東芝製 ~チップワークスより。確定

当初この場は勉強したことを披露する張り合いの場、そして時に自分の思い(思想?)を自分勝手に披露して自己満足する(^^;)場として始めた気がするのですが、
最近は勉強することよりも、”書くこと”の方に重きと時間を取りすぎていることに気づきました(^^;)
 と、いうことで、今週は私の中では(^^;)サラッと書いた方ということで・・・

・・・というのも言い訳か。
この時期ユーロ(サッカー)、ツール・ド・フランス(自転車)の観戦に忙しく^^;
あ、今日は選挙なので投票にも行かないと。”英国のユーロ離脱が天気による投票率低下にも決定的に影響された”なんてニュースを見ると、”やっぱ行かなきゃな”などと^^;
いや大したポリシィは無いです(←この政党には入れたくないという消去法的なポリシィはありますが^^;)が、今までも基本投票してましたが。


チップワークスより

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ソニー4K480fps積層グローバルシャッターsuper35mmフォーマットセンサ ~VLSIシンポジウム@ハワイ

以前、今年6月開催のVLSIシンポジウムでのソニー発表のイメージセンサの件について、発表タイトルだけからあれこれ推測で書きました
そして先週も一部日経系のサイトの記事の内容を取り上げたのですが、如何せん詳細が不明なまま(--;)

で、その後、完璧では無いものの多少詳細な内容がわかる記事がpcWatchに掲載されましたので、今週のエントリはそこから頂こうかと。
例年pcwatchでも最近はイメージャー発表件も1件くらいは取り上げてくれる傾向にありましたので、期待はしていたのですが(^^;)

pcwatchさんより。大元の出所は写真下部の通り”VLSI回路シンポジウム委員会”作成資料

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徒然なるままに ~VLSIシンポジウムと空間光学手ぶれ補正アクションカムのソニー、シグマのsdQuattro、ニコンのコンデジ発売再延期

今週末は時間が無くなってしまったので、徒然。

◆VLSIシンポジウムの発表内容のほんの触りの部分のみの記事が日経より

これを見ると、ソニーの発表センサは・・・(以下””内は、日経の記事文言をそのまま引用)
”画素部を含む基板をアナログ回路と位置付けて、A-D変換回路の比較器までを1枚の基板として作製した。そして、A-D変換回路のカウンターから後段のデジタル回路を別の基板として作製し、”

記事を信じると、↑ここは今までのソニーの積層センサからすれば特に目新しいところ無し。
いや、むしろ比較器を画素部の基板に搭載するあたりは、むしろ退化というか、初期の積層センサの構造に戻っている感が・・・


”2つの基板を40μmピッチのバンプ接合により積層した。”

やはりsuper35mmサイズと思われるこのセンサは(まあ正直サイズが原因かは確定では無いですが)、Cu-Cuボンディングは不能でバンプ接合になったんですね。
という訳で、特に接合方法も目新しい訳ではありません。


”こうして、アナログ部とデジタル部を分離した低ノイズ高速並列A-D変換と高速(4.752Gビット/秒/チャネル)なSLVS-EC (Scalable Low Voltage Signaling with Embedded Clock)出力を実現した。”

↑4.752Gbit/Secは流石。
しかし、アナログ部とデジタル部を分離した低ノイズなセンサというのは、今までのソニーさんでは既に行っていたことそのもので、この記事だとどこが目新しいのかわかりませんね(--;)

それに、発表タイトルにあった”2on1”積層というのは、私はてっきり、一つの基板の上に2チップを積層した、今まで(少なくともイメージセンサでは)見たことが無かった画期的な(?)構造であろうと思っていたのですが、そういう空気もこの記事からは読み取れません。
バンプを用いた通常の積層センサであったということでしょうか・・・

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NHK放送技術研究所公開その3 ~画素内AD搭載 3次元構造画素並列読み出しセンサ

去る17日に、VLSIシンポジウムにおいて、ソニーが4K480fps素子を発表しているはずですね。どんな内容だったのでしょうか。どこか記事にしてくれないでしょうか。気になります・・・(^^;)


 さて、本エントリのサブタイトル(?)”画素内AD搭載 3次元構造画素並列読み出しセンサ”が適切かはわかりませんが(←NHKがつけた正式名称?ではありません)、
今回のエントリはこのテーマにしようと思います。前回までのNHK技研公開の続きです。


↑今年、公開されている情報の中で言えば、個人的には最も進化していたと感じたが、何故か技研公開のパンフでは一切触れられていなかった(^^;)3次元構造素子
・・・の試作チップ外観 (ケースの反射で見にくいですが^^;)
 恐らく、試作チップの展示は初めてだったと思います

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