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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

Samsung NX1搭載と思われるAPS-Cサイズ28Mpix裏面照射型センサについて その2 ~IISW2015より

先週のIISWのSamsungの世界初APS-C裏面照射型センサの続きです。
書きたいことは大体先週書いたのですが、あと備忘録的にいくつか載せておきたい図面と補足が。
 また、先週のエントリで、original paperへのリンクを貼り忘れました。
originalはコチラです。


↑図1:チップの全体構成
上図から、以下あたりが読み取れます。
②画素数:2800万画素 (有効:6496×4336)
③画素ピッチ:3.6um
⑰デジタル信号出力センサで、列ADC搭載。そしてその列ADC方式はシングルスロープ積分型
⑱行駆動(ドライバ)回路は画素領域の片側のみ (両側からの駆動では無い)

 また、先週挙げそこねましたが、
28) 出力インターフェースはsub-LVDSで、16チャンネル
ということもわかりますね。
(いや、偉そうに書きましたが、私自身subの付くLVDSとノーマルのLVDS規格が具体的に何が違うのか理解していませんが^^; もし良ければどなたか簡単に教えてください。単純にsubがつくと低電圧版くらいな理解で良いでしょうか?)

 ↑⑰の列ADC方式なのですが、恐らく現在のデジタル信号出力CMOSセンサにおいて主流な方式と思われます。(←少なくとも民生向けカメラにおいては正しいのじゃないかと)

(民生向けでは無いですが、以前ソニーは例えばISSCCにおいて、シングルスロープ積分型ADC搭載センサを発表しており、そのセンサは恐らくCineAltaF65に搭載されています。
その他の列ADCの方式として、例えばAptinaが恐らくNikon1シリーズに採用されたと思われる1インチ向けセンサで逐次比較型ADを、
また、NHK技研と静岡大学がスーパーハイビジョン向けカメラ用にサイクリック型ADを、
それぞれ発表したことがあります。
 その他にもADCの種類としてフラッシュ型とかパイプライン型とかあると思うのですが、それらはイメージセンサの”列”ADC向けとしては特徴がそぐわないため使われることは無いのかと思っています。)

 ですので、特に列ADCがシングルスロープ積分型であること自体は取り上げる様な事象では無いとは思うのですが、
過去Samsungは2010年のISSCCにおいて、列ADCにΔΣ型AD搭載センサを報告したことがありました。
サムスンも最初期のデジタル信号出力センサにおいては、列ADCにシングルスロープ積分型ADを採用していたのですが、上記2010年の発表以後、私はsamsungのイメージセンサの列ADC方式が明確にわかる資料を見たことが無く、
”もしかして、2010年以後、samsungは列ADにΔΣを使っているのかな?”
と気になっていたという次第です。

 今回のIISWの発表を見て、少なくともSamsungも製品搭載されるようなイメージセンサの列AD方式はシングルスロープ積分型であるのだなと、確信することが出来ました(^^) (←まあ、製品ごとにADの種類を変えている・・・という可能性は否定できませんが^^;)



↑図2:2行同時読み出し説明図

 上図から、以下あたりがわかります(本文中に記載があるものも含まれます)。
⑪垂直方向2画素で画素トランジスタ共有 (除:転送トランジスタ)
⑫しかし画素(行)選択トランジスタは垂直2画素で2つ (4T/pix)
⑬カラーフィルタはベイヤ配列
⑭1列に垂直信号線は2本 ≒ 2行同時読み出し ←Samsung曰く、”2-Row simultaneous readout (2RSR)"
⑮それを列交互に画素上下方向に読み出し
⑯列ADCにおいて(?)同列同色画素信号を2画素分binning(加算or平均?)読み出しモードあり
⑰デジタル信号出力センサで、列ADC搭載。そしてその列ADC方式はシングルスロープ積分型

 ↑⑭の垂直信号線が2本で2行同時読み出しするということを、Samsungは本文中でも説明していますが、正直これ自体は何も目新しいとは個人的に思いませんでした。

 古くはキヤノンが(と言ってもキヤノンが初めて行ったかは知りません。私が初めて気づいたのが、)EOS 1DX搭載撮像素子において垂直信号線が2本存在することがchipworksの解析結果で明らかにされていました(←2行同時読みとは書かれていませんが、垂直信号線を2本用意しておいて1行ずつ信号読み出しするのではデメリットしか無い^^;と思いますので、2行同時読みと思われます)。
 また、最近ではソニーがISSCCで、1列に二つのADCを用意すると発表していますし(←つまり垂直信号線も2本存在するはず)、また最近のインタビューでは更に1列に存在するADCの数が莫大に増えているみたいなので、垂直信号線はもはや2本どころではなくなっている気配さえあります。

 なのですが、”ひとつの画素ソースフォロワに対して二つの行選択トランジスタがついている”という画素等価回路図を見たのは、私は初めてでした。

残念ながら(?)、最大解像度の静止画でのフル画素読み出し時(≒非加算時)に、この二つの行選択トランジスタの存在は必須用件では無い(≒別にひとつの行選択トランジスタでも垂直信号線を二本使った高速読み出しは可能)ので、メインの静止画時に恩恵を受ける構成では無さそうです。
が、
これのお陰で動画時等の垂直方向の同色加算読み出しを行いたい時に、(垂直2画素で画素トランジスタを共有しているベイヤ配列センサでも)画素領域の上側下側にそれぞれ同じ色を振り分けて読み出すことが可能になるため、オンチップ上での(例えば列ADCにおいての)加算処理などを行えるメリットが出るという狙いからの行選択トランジスタ二つ構成の様です。


 また、先週書き忘れましたが、
21) (画素断面図を見る限り)最近狭画素ピッチセンサで流行りのISOCELL(DTI)構造ではなさそう


 上記21)は、断面写真から。
また、先週
”厚くしたシリコン”というのがどの程度の厚さなのか?ということぐらいはオープンにしてくれても・・・
 ということを私は書いたのですが、よく考えたらこのサムスンのセンサの画素ピッチが3.6umとオープンにされているので、断面写真からの目分量で、大凡このセンサのPDのシリコン厚さは、3umに届かないくらい(≒2um台後半くらい?)ということがわかります。



↑図4:画素容量
 ・・・とでも訳すのか、要は光電変換特性図・・・なのですが、横軸のディメンジョンが無いため、ここからわかることは、

⑦飽和電子数:30000 電子 ←typical値

 ぐらいでしょうか。
上図からは、少なくともこのセンサ個体に関しては、34000電子程度飽和がある様に見えますね。
敢えて言えば、”リニアリティがきちんと確保されているのは30000電子までですよ”という紳士的な(?)飽和の算出方法をしているのでしょうか。



↑図7:ノイズ帯域制限

上図と本文から、以下がわかる訳ですが、

22) コンパレータ後に”ノイズバンドフィルタ”を導入し、読み出しノイズを約30%抑制した

右側のグラフの横軸はノイズの周波数で、縦軸がノイズの大きさということで間違い無いと思います。
で、100kHzに向けてノイズが大きくなっていくんだけど、コンパレータ出力後に帯域制限用の容量を挿入して、300kHzあたりの周波数のノイズを30%削減できました・・・と読めば良いでしょうか。

 私がわからないのは、左の等価回路図の方で、帯域制限用の容量が”可変”表示されていることです。
コンパレータの反転スピードは一定でしょうから、この容量を可変にする必要はあるのでしょうか?(≒一点決め打ちで良いのでは?)
 また、コンパレータの反転スピードって如何ほどのものでしょうか?
何を言いたいかと言いますと、右の図から200kHzあたり以上の帯域制限を掛けた様に見えるのですが、(←この認識がそもそも私の何か間違い??)
帯域制限を掛ける周波数が低すぎる気がしないでもないのですが。
これだとコンパレータの反転スピード(?)も鈍らせてしまうような気が・・・
もしくはコンパレータの反転スピードを鈍らせることによってノイズ低減を達成していると理解すべき?
(まあ外野が適当に理解したつもりで言っているだけなので、何か基本的な理解間違いをしている可能性おおいにありですが^^;)



↑表1:チップ特性
これは見た通りですね。

⑨ダークランダムノイズ:1.8電子 @24dB ←つまり、16倍ゲイン設定測定時

よく↑ランダムノイズの評価値に、測定時のアナログゲインの値が併記されていることがありますが、私の誤解がなければ、定性的にはアナログゲインが大きい状態で測定した方が電子数でのランダムノイズは有利(≒良い値)になります。(←が、ある一定以上高いゲインでは頭打ちになるので限度はあるはずです)
というのは、アナログゲインが高ければ、それ以前のノイズ(≒例えば画素で発生したノイズ)がゲイン倍されるため、アナログゲインを掛けた以降の回路で発生したノイズが相対的に小さく見える(≒電子数換算のノイズ値がほとんど画素ノイズだけで決まることになる)ためです。
(↑最終的に出てきたノイズ出力を測定時の回路ゲインで割り戻して電子数のノイズとするため)


 最後に、
⑲信号出力レート:8Gbps以上

についてですが、
静止画フル解像度読み出し時の信号出力レートが、2800万画素×14bit分解能×14fpsですので、約5.5Gbps。
静止画だけを考えるとI/Oの信号出力レートの仕様が過剰です。
しかし、動画時を考えると、

⑳FHD動画時の読み出し画素数は約600万画素 (3256×1840) (つまり200万画素きっちりでは無く600万画素からのダウンコン)

↑ですので、もし仮に動画も静止画同様14bit分解能で出力しているとすると、
3256×1840×14bit分解能×120fps≒10Gbps超
今度はこれでは信号出力レートの仕様を2割以上もオーバーしてしまい、信号読み出し出来ません。
もし仮に動画時のAD分解能を12bitと想定すると、上記と同じ計算で、
出力レート約8.6Gbps。

出力レートの仕様から逆算すると、恐らくこのセンサの動画時の列ADは12bit分解能でAD変換しているのではないでしょうか。
上記が正しいとすると、信号出力レート的には静止画フル解像度で最大連写した時よりも動画時最大フレームレート時の方が5割以上高速信号読み出しとなっています。
その結果↓

⑥消費電力:760mW @14fps時 ←つまり静止画連写時と思われます(FHD120p時はもう少し電力食われると思われます)

上記の()内のコメントを付加したのですが、単純計算ではFHD120p時は760mW×1.5≒1.1W程度の消費電力を食うのではないかと予想します。
(↑もちろんかなりアバウトな予想です。実際には、読み出しモードによって動いたり休んだりしている回路ブロックの割合が異なると思われるため、上記の様に信号出力レートの比だけで正確に割り出すことは出来ないと思います。)


 また、大した話では無いのですが、

⑱行駆動(ドライバ)回路は画素領域の片側のみ (両側からの駆動では無い)

例えばSamsungのGalaxynote3搭載撮像素子はソニー製でしたが、そのソニー製の素子はチップワークスの解析写真を見ると積層チップのTSVが画素領域両側に存在するため、恐らく行駆動回路は両側に存在して、両側から画素読み出しに必要なパルスを供給していると思われます。

↑このソニーのセンサチップは画素ピッチが小さいため、もしかしたら行ドライバ回路が面積的に片側では納められなかったため両側配置なのかもしれませんが、
今回のSamsungのAPS-Cという大きなサイズのイメージセンサでは、今度は行ドライバ回路の駆動負荷が大きいため、ドライバ回路が片側のみでは無く両側に配置されていてもおかしくは無いと思っていました。
 ですので、片側であったというのが個人的にはトピックだったため、忘れないようにリストアップした次第です。



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ADCについて

科学計測用デジタルカメラメーカーの技術営業の方から聞いたのですが、現在のセンサーではADCの変換揺らぎが主なノイズ源なのだそうです。今後は、imagerマニアさんが注目されているように、A/D変換方式の差別化と高性能化が始まるかもしれません。

Sub-LVDSについては、IEEEへのリンクも示されているXilinx社の資料が分かりやすいと思います。
http://japan.xilinx.com/support/documentation/application_notes/j_xapp582-ccp2-sublvds-hr-io.pdf

Re:ADCについて

>hi-lowさん

>科学計測用デジタルカメラメーカーの技術営業の方から聞いたのですが、現在のセンサーではADCの変換揺らぎが主なノイズ源なのだそうです。

この次のエントリの方で(解釈が正しいかどうかはともかく)ON Semiconductorのセンサは列アンプ前回路(≒画素)が2.2電子で、列アンプ以降が約3電子 という風に読めそうに個人的には思います。
列アンプ以降というとほとんど素子としてはコンパレータしか存在しないので、確かにONSemiの1.1um□の狭画素ピッチセンサにおいても、(少なくともアナログゲインの低い内は)おっしゃられる様にADでのノイズが主と言っても差し支えない結果な様に思います。

 そして、このSamsungのセンサのコンパレータの出力の帯域制限を掛けすぎな印象を受けた件ですが、もしかしたら、コンパレータのキックバックノイズ(コンパレータが反転した際の近隣隣接列コンパレータ入力部のアナログ信号への振動)低減を狙っているのかな?とか思い始めました
まあ疑問の元からして正しい感覚か怪しいところからの勝手な話の展開ですが(^^;)

  • imagerマニア
  • 2015/09/07(Mon.)

RE: sub-LVDS

ちょっとググってみました。富士通のサイト
<http://img.jp.fujitsu.com/downloads/jp/jed/brochures/find/26-1j/06-09.pdf>
の説明によると、
 LVDS 2.5-3.3V
 subLVDS 1.8V
だそうです。Imager マニアさんの予測は当たりですね。

Re:RE: sub-LVDS

>hmbさん

>ちょっとググってみました。富士通のサイト

わかりやすい資料ありがとうございますm(__)m
subLVDSの方は、LVDSに対して低電圧≒低消費電力であることと引き換えに、maxの伝送速度が劣るというトレードオフがあることも同時に理解できました。

こういう優劣があると、チップ設計者が仕様に合わせて選ぶということが理解できるのですが、
同じ表1にたまたま並んでいるD-PHY(≒MIPI?)の方は、LVDS系の規格に対してすべて同等以上の特性が出せる様に読めてしまい、
これだと”なんだ。だったらなんでもかんでもいつでもどこでもD-PHYの方を選どけばいいじゃないか?”
と思ってしまい、D-PHYのLVDSに対するデメリットはなんなのか?という新たな疑問が芽生えてしまいました(^^;)

  • imagerマニア
  • 2015/09/07(Mon.)

sub-LVDS

こんにちは。たまたまたどり着きました。LVDS専門ではありませんが、ASICの開発でLVDSの設計を行ったことが有ります。LVDSは、電源電圧の違いではなく、コモン電圧VCMと振幅の違いです。LVDSはOutP/OutNの差動電流出力を100ohmの抵抗に流します。sub-LVDSでは、1.5mA-typ、LVDSでは、3.5mA-typです。100ohmなので、それぞれ振幅が、150mVと350mVになりますね。したがって、sub-LVDS/LVDS共に1.8V-Transistorで設計・駆動することができるわけです。勿論、3.3V-Transistorでも駆動可能です。
HSTLは、50ohmの終端抵抗を中間電位に接続しますので、電流がバカスカ流れます。例えば、出力Lowの時、0.9V/50ohm=18mAです。ASICの設計段階で、この電流を顧客が嫌がることが多いです。

Re:sub-LVDS

>Analog Designer

初めまして。imagerマニアといいます。

>LVDSは、電源電圧の違いではなく、コモン電圧VCMと振幅の違いです。
(中略)
>勿論、3.3V-Transistorでも駆動可能です。

 丁寧にありがとうございます。

つまり、コモン電圧が低く、振幅が小さいsubLVDSの方がより低い電源電圧回路として使用することが可能になる≒低消費電力化には向く。
ただし、低電圧にすることが可能なだけで下げて使わなければならないことは無い≒3.3V電源とトランジスタでも構成可能 という理解で良いでしょうか。

>HSTLは、50ohmの終端抵抗を中間電位に接続しますので、ASICの設計段階で、この電流を顧客が嫌がることが多いです。

MIPIはHSTL (High Speed Transceiver Logic) にジャンル分けされるのでしょうか?
そしてググるとこんな回路が出てきました↓
http://www.laogu.com/wz_41974.htm
SRAMで使用される規格なのでしょうか。

正直動作原理を理解していないので、中間電圧にインバーター出力を吊るメリットが皆目わかりませんが、確かにこれで高速駆動した暁には結構電流流れそうですよね(^^;)

今後も可能であれば色々とよろしくお願いします(__)

  • imagerマニア
  • 2015/09/08(Tue.)

RE:Re:RE: sub-LVDS

電源電圧のご質問だったので、そこが分かりやすく書いてある資料をご紹介したのですが、subLVDSとD-PHYにはここに書かれている他にもいろいろ違いがあるはずです。LVDSはPCの世界から出てきた規格で、D-PHYは携帯電話の世界から出てきた規格ですから。

インターフェースの規格は、使われるシステムで決まる話なので、普通はチップ設計者に選択の余地はありません。

Re:RE:Re:RE: sub-LVDS

>hmbさん

>インターフェースの規格は、使われるシステムで決まる話なので、普通はチップ設計者に選択の余地はありません。

その通りですね(^^;)
ありがとうございます。

システム側の設計者は何を基準に選んでるんですかね?
D-PHYの方が単純にモバイル機器向けにコネクタが小型とかなんですかね。
すると

  • imagerマニア
  • 2015/09/08(Tue.)

Re:Re:sub-LVDS

imagerマニア さん、

遅ればせながら、はじめまして。CCDの頃にフロントエンドの設計をしていたので、CMOSに取って代わられた今でもImagerには興味ありです。

経験上、大雑把に産業用の商品ではLVDS、コンシューマーではsubLVDSが選択されることが多いです。信号振幅がLVDSの方が大きく、ノイズ耐性があるからです。また産業用の場合、LVDSのケーブルを長くしたい要求が有り(コピー機とデジカメの配線の引き回しをイメージしてもらえば分かると思います)、sub-LVDSでは、ノイズ耐性が心配になります。

MIPIは、物理PHYとして、HSTL(SSTL)を採用しているという考え方です。MIPIの仕様の大半は、信号プロトコルの規定です。中間電圧に抵抗で吊るのは、終端抵抗を用いて波形整形を行っているということです。コンシューマでもEMIに対する規制が強くて、EMIを考慮した設計を行わないと、いけないようです。

Re:Re:Re:sub-LVDS

>Analog Designer

色々丁寧な説明ありがとうございました。
返信コメントが遅くなり、申し訳ございません。

>遅ればせながら、はじめまして。CCDの頃にフロントエンドの設計をしていたので、CMOSに取って代わられた今でもImagerには興味ありです。

そうだったんですね。
そのご経歴であればimager自身のアナログ読み出し部分の回路設計にも役立ちそうですが、今はimagerのお仕事はされていないのでしょうか?

>経験上、大雑把に産業用の商品ではLVDS、コンシューマーではsubLVDSが選択されることが多いです。信号振幅がLVDSの方が大きく、ノイズ耐性があるからです。(中略)sub-LVDSでは、ノイズ耐性が心配になります。

 なるほど。結局差動伝送であっても、理想的な状況など無いので、ノイズを心配しなければならない環境であれば信号振幅が大きな規格を選ぶ必要があるということだと理解しました。

 今後もわからないことや誤ったことを書いていましたら、ご指摘&ご教示願えれば幸いです。

  • imagerマニア
  • 2015/09/21(Mon.)

MIPI D-PHY

最近のM-PHY,C-PHYは関わってないですが、D-PHYは経験あるので少しだけ。

途中で出ているXilinxの回路は、MIPIに対応していないFPGAで仮に通信するための物です。
通常の回路は、ここの8ページの右側のような送信回路です。
http://www.ocw.titech.ac.jp/index.php?module=General&action=DownLoad&file=20131224515019-69-0-92.pdf&type=cal&JWC=20131224515019
受信側もLVDSと同じアナログのコンパレータです。

MIPI D-PHYもLVDSも基本は同じ、電流出力のドライバです。
LVDSはコモンモードが中間電位なのに対して、MIPIでは片側がグランド基準になっています。
昔はICといえば3.3Vとか1.8Vとか大体決まっていたのですが、最近のICでは低電圧化に加えて、電源電圧がばらばらになってきています。
その中で中間電位を送受信IC間で揃えるのが難しいため、最近の高速IFはグランド基準になってきています。

MIPI D-PHYの方が良いじゃないと言う指摘はその通りで、性能だけ考えればLVDSの出番はありません。
ただ、性能や機能が高い分、回路の実装コスト=面積が大きくなります。まぁ、こういうIFはデバイス側にはあまり選択権は無く、ホスト側に従うのがほとんどです。
MIPI D-PHYとLVDS(subも含めて)は共通部分が多いので、両対応のIFを設計するなんてこともあります。商品として売るときはどちらかに限定して使用しますが。

Re:MIPI D-PHY

>glassticさん

超≒凄くお久しぶりです(^^)。

>LVDSはコモンモードが中間電位なのに対して、MIPIでは片側がグランド基準になっています。
>昔はICといえば3.3Vとか1.8Vとか大体決まっていたのですが、最近のICでは低電圧化に加えて、電源電圧がばらばらになってきています。
>その中で中間電位を送受信IC間で揃えるのが難しいため、最近の高速IFはグランド基準になってきています。

 ↑”片側が”グランド基準というのは、”送信側か受信側どちらかが”グランド基準ということでしょうか?
だとすると回路がイメージ出来ませんが、例えばレシーバ入力前に動作点を揃えるためのクランプキャパシタみたいのが挿入される様な構成になるのでしょうか。

>MIPI D-PHYの方が良いじゃないと言う指摘はその通りで、性能だけ考えればLVDSの出番はありません。
>ただ、性能や機能が高い分、回路の実装コスト=面積が大きくなります。まぁ、こういうIFはデバイス側にはあまり選択権は無く、ホスト側に従うのがほとんどです。

 ホスト側に従う件了解です。hmbさんにも同様の指摘を受けました(^^;)
性能・機能が高い分、面積が大きくなるのですね。
MIPIの出自がスマホとかのモバイル製品であるだろうことを考えると少々意外な気がしました(スマホ等のモバイル製品の方が大きさ厚さにはかなりうるさそうなので)。

>MIPI D-PHYとLVDS(subも含めて)は共通部分が多いので、両対応のIFを設計するなんてこともあります。商品として売るときはどちらかに限定して使用しますが。

 ↑使わないのに両対応設計なんて大変ですね(^^;)
なんとなく心中お察しします(^^;)
しかしこれはどうして商品として売る時に”両対応”という仕様で売り出さないのでしょうか?
お客さんが決まっていて、そのお客さんが仕様を決めきれなくてしかし納期までの日程が差し迫ったので仕方無く両対応で・・・というのならわかるのですが(←いや、それは客のわがままであってわかりたくは無いですが^^;)

  • imagerマニア
  • 2015/10/25(Sun.)

Re:MIPI D-PHY

>↑”片側が”グランド基準というのは、”送信側か受信側どちらかが”グランド基準ということでしょうか?

"H"レベルと"L"レベルの片側、"L"レベルをグランドに揃えるという意味です。
こうすることで、受信側も容量結合によるDCシフトを用いなくても、普通のコンパレータで受けることが出来ます。

>しかしこれはどうして商品として売る時に”両対応”という仕様で売り出さないのでしょうか?

あくまで私が経験した範囲での話なので、どこまで一般的かは分かりませんが…
一つには、こういうIFを設計する時期の問題があります。
大抵は新しい規格とか、新しい製造プロセスに対応する際に、商品レベルのICより先行して設計します。そもそも搭載される際の仕様が決まっていないことが多いです。

両対応のまま商品にするには、通信方式を切り替えるために外部端子を追加する必要があり、出荷前のテストやサポートの手間も増えます。どれもコストが上がる要因なので、よほどのことが無ければ機能を制限してしまうと思います。

Re:Re:MIPI D-PHY

>"H"レベルと"L"レベルの片側、"L"レベルをグランドに揃えるという意味です。
>こうすることで、受信側も容量結合によるDCシフトを用いなくても、普通のコンパレータで受けることが出来ます。

 そうか。受け側のコンパレータ前は、LVDSと同様抵抗で終端されているのですよね?
であれば、(LVDSでもそうだったのでしょうけれど)定電流を電源側につけてPMOS受けでGND側にレンジを確保した”普通のコンパレータ”で受けれますよね。
あとは、送信側の電流値と受け側の終端抵抗値で決まる信号振幅値がコンパレータの耐圧を超えない限りは相性問題の様なものは発生しない理屈という(←電流値や振幅値は規格で縛られているから大丈夫なのだと思いますが)。

ここまで書いておいて、全く見当外れだったら恥ずかしいのですが(^^;)上記で勝手に納得しました。ありがとうございました。


>一つには、こういうIFを設計する時期の問題があります。
>大抵は新しい規格とか、新しい製造プロセスに対応する際に、商品レベルのICより先行して設計します。そもそも搭載される際の仕様が決まっていないことが多いです。

 搭載される際の仕様が決まっていないのに設計しなければならないのは辛いですね。
それが普通なのかもしれませんが、”恐らく半分は製品では使われない機能であるにも関わらず設計しなければならない”というのは設計者のストレスになりそうです(^^;)

>両対応のまま商品にするには、通信方式を切り替えるために外部端子を追加する必要があり、出荷前のテストやサポートの手間も増えます。どれもコストが上がる要因なので、よほどのことが無ければ機能を制限してしまうと思います。

 ”両対応製品として顧客の間口が増えるかもしれないことによる売り上げup”よりも、専用品としてコストダウンを図った方が売れる ということでしょうか。
今更な発言で恐縮ですが、やっぱりコストって大切なファクターなんですね(^^;)

  • imagerマニア
  • 2015/11/01(Sun.)

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