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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

ソニー ISSCC2011発表センサ ~恐らくソニーCINEALTA F65搭載センサに応用された

ソニーが昨年(2011年)のISSCC(←半導体業界のオリンピックと呼ばれるカンファレンス。論文採択率約3割の最も権威ある会議)にて発表したイメージャー(CMOSセンサ / CMOSイメージャー / 撮像素子)

上記センサはイメージャーマニアな私にとって(同じくソニーの”積層型イメージセンサ”と並び)最も興味あるセンサの内のひとつです。
 なにしろデータの読み出しレートが半端無く速い!!
以前このblogで書いた REDのDragonセンサ も相当なスピードでデータを出力してはいますが、既に1年前の時点でこのソニーがISSCCで発表したセンサは実画素数で勘案すると私の計算では2割くらいRED Dragonセンサよりも高速になるかと思います。
(ざっくりですが、RED:5K×2.7K/120fps。ソニー8K×2K/120fps。)


 一体全体どんな技術を使っているのか!?
一番上のリンク先のソニーの資料にも書いてありますが、何故か同じセンサについてデジカメwatchでも記事が書かれており、私にとってはこちらの方が詳細でわかりやすいです。
(しかし何故デジカメwatchという一般向けサイトでこんな詳細は記事が!?(^^;))

 センサ仕様概略としては・・・
有効画素数:1770万画素(8192×2160)
フレームレート:120fps
AD分解能:12bit@120fps時 / 14bit@60fps時
センササイズ:24.3×12.8mm (対角27.5mm)
画素ピッチ:4.2um□
消費電力:約3W
製造プロセスルール:90nmプロセス
データレート:34.8Gbps
Dレンジ(S/N比):77.6dB

 上記特にデータレートの仕様を達成するために、以下三つの新たな技術を投入したと言うことです。

1.Dual Row Readout(DRR)
2.Hybrid Column Counters
3.SLVS-EC(Scalable Low Voltage Signaling with Embedded Clock)

1.については、イメージ的にはセンサを上下半分に分けて、上半分の画素は上方向の列回路へ、下半分の画素は下方向の列回路へ読み出すというものです。
上半分下半分で並列に読み出すため、2行同時読み(Dual row Readout)ということになります。
これにより単純に水平(1行)のブランキング時間を倍使っても同じフレームレートを確保できるという効果が得られます。(←水平のブランキング時間の短縮は撮像素子にとってS/Nを低減させる脅威です。恐らく本センサの77.6dB達成には欠かせなかった技術なのではと思います)
 また、垂直方向に読み出す時間を律速するのが、垂直信号線の寄生容量なのではないかと思います。
そのため、この様な読み出し方をすることにより、以下二つの効果で垂直信号線の寄生容量を半減することに成功したのだと思われます。
 1)垂直信号線につく画素のトランジスタの数が上下で分けることにより半分⇒トランジスタのソース容量半減
 2)上下半分に分けることにより垂直信号線の長さが半分⇒垂直信号線自体の寄生容量半減
 という二つの効果で垂直信号線の寄生容量が低減され、読み出しスピードを速くできるたのではないかと予想します。


 しかしこれ、画面の真ん中で段差画像になったりしないのでしょうか?(^^;)
ソニーの画処理技術ならそんな段差消しくらいおちゃのこさいさいなのでしょうか。


2.については、列ADの高速化及び低消費電力化に役立っているとのこと。

 撮像素子に載っている列ADはほとんどが(少なくとも市販ソニーセンサは例外無く)上記垂直信号線のアナログ電圧レベルを”時間カウントすることによって”デジタルデータへと変換しています。
 つまり真っ黒な画像は出力信号レベルが小さく、カウント(≒信号量を計測)するのに時間を要しません。逆に飽和レベルの大きな信号をカウントするのには、多くの時間を要します。
上記各画素の信号レベルをカウントするのに要した時間を記録することにより、画素のアナログ信号量をデジタルに変換すること(=AD変換)が出来ています。

 ではフレームレートを上げる≒センサから速くデータを読み出すにはAD部では何をする必要があるのか?

一番単純な答えは、上記ADのカウントスピードを上げることです。
今まで4096数えるのに10マイクロ秒かかっていたのを、数えるスピードを4倍にすれば同じ4096を数えるのに2.5マイクロ秒で済んでしまう・・・
 単純に書けば今回のISSCC発表のソニーセンサは上記の様なことをしているはずです。

 ”そんな単純なら最初っからカウント(数える)スピードもっとあげればいいじゃん”
と思われるかもしれませんが、技術的にはことはそこまで単純ではありません・・・ってか相当難しいはずです(^^;)。

 上記数をカウントupするタイミングを決めることを許されているのは基本センサの中で一人だけです(正確にはこのソニーのセンサは1.で上下に読み出されていますので、上下に一人ずつ計2人いそうです。更にひとつ目のリンク先のブロック図を見ると最終的に4辺からデータ出力されていて、このセンサはどうも上下だけでなく左右にも分割して読まれています。なので、上下左右の角に一人ずつ計4人いる可能性が大きそうです)。
何故なら勝手に色んな人にタイミングを委ねたら同じ信号量のはずなのに、人(=列)によってデジタルデータ量が異なってしまいます。←これは画素ごとのノイズ以外の何者でもありません。

 で、上記数のカウントupタイミングを決める代表者はセンサの端っこにいるのですが、この代表者に近い列のADは、カウントupタイミングを合図する声が良く聞こえます。
ところが反対側の数千列遠い列にいるADは、合図が良く聞こえません。
列AD自体は何を行うのかと言うと、1.の自分の列の垂直信号線のアナログ信号量が、自分がいくつとカウントした時と等しかったのかを比較して記録しています。

 この時どんどんカウントスピードを上げていくとどうなるのか?
代表者から遠い列ADは合図の声は聞こえにくいのに、その合図にピッタリ合わせて自分でカウントupしながら自分の列のデータ量との比較を正確に行わなければなりません。
スピードを上げていくと遠い列のADはその内合図についていけなくなって誤カウントしてしまうのです。←これも画素ノイズ及び縦の線傷の原因です。

 上記かなり嘘臭い例を挙げて説明させて頂きましたが、何故代表者から遠い列ADにカウントupの合図の声が聞こえにくいかと言うと、結局1と同じなはずです。
 上記”カウントupの合図の声”に相当する基準クロックを端から端へと伝達する電気配線に、自身の寄生容量と各列ADの入力負荷(ゲート容量)がつきます。
遠いところほど上記寄生容量は大きくなり、伝達したい基準クロックの波形鈍りを生じさせます。
更にスピードを上げすぎると、波形鈍りが酷くなり、遠い列ADに到達するころにはクロック波形が鈍りすぎて消えてしまっています。
こうなっては列ADはカウントが行えなくなってしまい、誤ったカウント値で記録してしまいまともなデジタルデータへ変換できなくなってしまうのです。


 前置きが大変長くなってしまいましたが、ここからが本題です。もう別のblog回に分けた方が良かったですね(^^;)。

”では今回のソニーのセンサではどの様にして上記課題を解決したのか?”

 言い換えると、どの様にして上記基準クロックを遠い側の列ADにまで波形鈍り少なく(≒波形duty崩れ少なく)到達出来るようにしたのか?
ですが、以下のことをして基準クロック配線の容量負荷を下げることにより、今までよりも速い基準クロックを端から端まで通すことに成功しているようです。

列カウンタの下位数bit(←今回は5bit)を列毎にカウンタ機能を持たせることをやめ、複数列(←今回は248列)にひとつ共通カウンタを具備させて、それを248列で共用させる。結果(少なくとも下位5bitについては)列カウンタの数が1/248に減り、基準クロック配線につくゲート容量もラフには1/248に減少させることが可能になった。

 上記だけ聞くと、”じゃあ今までよりも248倍くらい速いクロックが通せるんじゃないの?”
と思いそうですが、元々のクロックが既にかなり速いことと、更にはクロック配線自体の寄生容量も元々それなりには存在しているため、トータルの容量で見た場合上記施策を行っても1/248までは減少しないからというのが考えられます。

 また、順番が逆になってしまいましたが、”そもそも共通カウンタって何?”
という点については、
 まず列カウンタは、列毎に代表者のカウントupのタイミング合図を聞いて、各列ごとに自分自身で各々数を数えていました。
共通カウンタは、複数列にひとつ配置された共通カウンタが同様にカウントupのタイミング合図を聞いて数を数えます。そして自分の支配下の各列に対して(今回は248列に対して)のみ、数えている数自体を知らせます。←カウントupのタイミングではありません。数え終わった数自身を知らせます。
各列自身はカウント自体は行いません。自分の列のアナログ信号量と比較信号の値が等しくなった時に共通カウンタから知らせられたカウント値を覚えておく(記録しておく)だけです。

 ”じゃ何?最初っから複数列にひとつなんてまどろっこしいことしないで、ひとつの共通カウンタにしちゃえば、クロック配線のゲート容量1/列数に低減できてもっと速いクロック通せるようになるんじゃないの!?”

 こんな内容の長いblogをもしここまできちんと読んでくださっている方がいらっしゃったら、その方はきっともう上記の様な疑問を抱かないレベルの方だと思うので、この質問の答えは不要でしょうか?(^^;)
 上記では、基準クロックは端から端まで早いクロックを通す必要はなくなりますが、今度は共通カウンタが凄い速さで数えているカウント値を支配下の全列に伝えるための配線負荷が大きくなって、端の遠い列まで正確に知らせることが不能になるからだと思われます。


 ”AD変換の高速化については随分まどろっこしく書いてるけど、低消費電力化については全く触れてないじゃないか!”
 ごもっともです。
 しかし既に上記で触れた施策が低消費電力化も兼ねてしまっているのです(←ソニーの中の人に言わせれば、もしかしたら低消費電力化の方が優先課題で、高速化の方が副産物だとおっしゃられるかもしれませんが)。

 列カウンタ方式のADで最も消費電力が大きいのは最下位bit(←1の位ですね)のカウント時に流れる貫通電流と各ノードの充放電電流によります。
 各bitのカウントがいつ行われるのかと言うと、最上位bitはほとんどカウントされることはありません。仮に12bit目を最上位とすれば、12bit目カウンタが0⇒1に繊維するのは10進数で言えば2047⇒2048に変化した時だけです。
ほとんどカウントしていないので電流がほとんど流れません。
 しかし最下位bitはそうはいきません。基準クロックがくる度毎回カウントして電流消費をします。
列カウンタでは各列ごとに(今回のソニーセンサでは有効8192列+α列分)上記下位bitの電流が基準クロックの度に消費されます。←これが列カウンタ方式のADの消費電力の多くを占めているのです。

 なので、”下位bitに関しては列毎にカウントさせることをやめれば消費電力を大幅に低減可能じゃないか!”
との発想に立っても、今回の”複数列にひとつの共通カウンタを持たせる”施策は有効なのです。
今回のソニーセンサでは、下位5bitに関しては、カウンタの数が1/248に減っています。その分下位bitのカウント数は同じでもカウントして電流消費するユニット数自体が減っているので、トータルのADの消費電力は大幅に抑えられたということだと思います。
 このスペックのセンサで消費電量3Wというのは極めて優秀であると思います。
3Wだと、まだ民生の一眼レフデジカメに載せるには厳しい感じだと思いますが、ソニーのSINEALTA F65の様な筐体が大きく放熱対策が十分取れ、また超ハイエンドであるためバッテリーを多く積めるかもしくは電源を別取りしてくれるようなプロ機には搭載可能でしょう。うまくすれば一眼レフの最上位機にも「ちょっとバッテリーの持ちが悪いかな~」くらいでギリギリいけるレベルかもしれません。

 なので、今回のソニーの”2.Hybrid Column Counters”に関しては、高速化と低消費電力化を見事に両立する解決の手だった様です。凄い!!

最後に・・・
3.SLVS-EC(Scalable Low Voltage Signaling with Embedded Clock)
 についてはここでの説明を断念します(--;)
冒頭のソニーの資料のリンクのインタビューにもありますが、はっきり言ってimager-maniaがタッチする分野ではまだないです(私は全くの初耳でした)。
PCのPCI_express等に採用されている技術とのことでPC関連の方の方が詳しい分野と思われます。
 現状のデジタル出力撮像素子の出力インターフェースとしては、まだLVDSが主流と思います。
また勉強して、興味があったらこのblogで取り上げようかと思います。

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悪魔のI/O問題

本記事中に割愛されている問題を、わざわざ蒸し返すのは野暮と承知で、DRAMで起こったI/O問題を紹介しておきます。I/Oは相手の有る問題なので、一つ間違えると致命傷になるという例です。

2000年頃、DRAMの世界で日本勢が急に勢いを無くした時、I/O問題があったのですが、これは、一般に余り語られることがありません。関係者にはよく知られている内容みたいなのでレポートを添付しておきます。(30~35ページに、そのI/O問題の説明)

www.ide.go.jp/Japanese/Publish/.../pdf/2006_04_12_02.pdf
第2章 韓国半導体産業の競争力

DRAM I/Oの技術的な中味を理解している訳ではありませんが、出来事は、以下のようなものだと思います。

単一方向データストローブ :メインフレーム、サーバーに向いている
双方向データストローブ  :一般PCに向いている

日立や富士通はそれまでのやり方通り、上流→下流に技術方式は流れるものと考え、I/Oに単一方向データストローブ方式を推した。
しかし、世の中はダウンサイジングの過渡期で、技術方式をPC主体に考えるべき時期になっていた。
その結果、Samsungに標準化で主導権を握られ、開発遅延、出荷遅れを生じてしまった。
時の半導体不況が重なり、挽回不能のダメージを受けてしまった。
こんな感じだったと思います。

意見を聞くべき相手が、メインフレームやサーバーのメーカーではなく、台湾のメモリーボードメーカーだったという点が、ビジネスの難しさを感じます。

で、振り返ってImagerです。
意見を聞くべき相手は、画像処理エンジンを組む、セットメーカーなんでしょうけど、(これすら自信有りませんが)少なくとも、Imager側だけの都合で、方式決定出来る代物ではなさそうです。

I/Oブロックの厄介な点は、画素部とロジック部の中間に使用電圧のあることで、結局、厚膜側のトランジスタを、電圧を下げて使うようなやり方しかない点ですよね。
Imagerの場合は、まだI/O用に更に、中間的な厚さの絶縁膜を用意してtriple gate Oxideで製品を作るということは無いようですが、LCDドライバーや車載用ICは、I/O用とでも言うべき中間ゲート絶縁膜を備えた製品は一般にあるようです。(この場合、I/O専用ではなく、他の回路ブロックと兼用)

可能性の問題として、積層型の場合、下側をデジタル系に限定せず、周辺アナログの一部を使えるように、Dual gate Oxideにすれば、上層の画素部を含め、疑似的なtriple gate oxide構造は有り得るのかな、とも思っています。(この場合、I/Oは下層)
ただ、これは大きなメリットは感じない考え方ですが。(単なる、コストアップだけ?)

I/Oを語るのなら、先ず、方式別の優劣を述べよ、と言われそうなので、DRAMに関するレポートの存在を、お知らせしておきます。

Re:悪魔のI/O問題

blogの内容とは離れた話題ですが、ロートルさんのコメントが興味深かったので、追加コメントします。

先ず、引用されたレポートのURLが一部省略されていてアクセスできなかったので、再度紹介します。
http://www.ide.go.jp/Japanese/Publish/Download/Report/pdf/2006_04_12_02.pdf
自社の規格が標準規格に採用されると確かに有利ですね。サムソンの躍進はここから始まったのですか。初めて知りました。

現在のCMOS imagerのインターフェースはデジカメではLVDS、スマホではMIPIが主流だと思います。この記事で紹介されているのは、その先の世代なのでしょうね。

デジカメwatchでも記事には電源電圧は0.4Vと書かれており、ロートルさんが指摘されているような中間電圧用トランジスタでなく、普通のロジックトランジスタが使えそうです。

Re:Re:悪魔のI/O問題

追加コメントをいただけるとは、思っていなかったので、自分の頭のモヤモヤも含めて、もう少し、書き足しておきます。

SLVSの使用電圧の件は、ご指摘の通りで、逆に、このメリットがありながら、なぜ、早期にLVDSと置き換わらないのかが、不思議です。

http://ednjapan.com/edn/articles/1109/20/news120.html

この記事の中にあるように、
”SLVSのインタフェースは、通常0.8Vの電源レールを必要とするが、この電源電圧は、サブミクロンレベルの製造プロセスを用いて製造されるシリコンデバイスにおいて一般的に使われているものである”
なので、ロジックコアと同じトランジスタが使えるという意味になり、これは大変、大きなご利益だと思います。尚且つ、消費電力も低いのなら、LVDSからの変更が、大規模に起こりそうなのに、現実には、そこまで大きな流れは無いように思います。
策定時期は
”2001年の10月には、JEDEC (Joint Electron Device Engineering Council:電子機器技術評議会)のSolid State Technology Association(固体技術協会)が、400mVで動作するSLVS(Scalable Low Voltage Signaling:スケーラブル低電圧信号伝送)を標準規格として公表した”
とあります。10年以上前なので、何が普及の阻害要因なのか、そちらの方を知りたいくらいです。I/Oなので単独で、決められないことは確かですが。

ケータイ用センサのI/O方式としてMIPIの例が挙げられていますが、この推進メンバーも気になっています。
ARM, Intel, Nokia, Samsung, STMicroelectronics ,Texas Instrumentsなので、日本勢は入っていないですね。

http://en.wikipedia.org/wiki/MIPI_Alliance

ケータイの規模の大きさから、最後はImager全体で、方式をケータイに合わせざる得ない、という事態も有り得るかも。ケータイ以外のセンサI/Oのトレンドは今、どうなっているんでしょうね。全て、もやもや状態です。

後、海外で議論されているゆですが、ケータイの方式の中でもQualcommの推すMDDIとの競合問題があるようです。

http://www.spinnaker.co.jp/IP/mipi_mddi.html

日系メーカーには、この問題に対して、上手く、立ち回って欲しいものです。

Re:Re:Re:悪魔のI/O問題

>追加コメントをいただけるとは、思っていなかったので、自分の頭のモヤモヤも含めて、もう少し、書き足しておきます。

ロートルさんの独り言の様にさせてしまう意図は無かったのですが(^^;)、申し訳ございません。
コメントいただいた内容は、多くの場合にはその日の内に読んでいます。
ただ、私がblogエントリしたり、コメント書き込みしたりすること自体はほとんど週末に限られているため、スピードについていけてなくて恐縮です(^^;)


>SLVSの使用電圧の件は、ご指摘の通りで、逆に、このメリットがありながら、なぜ、早期にLVDSと置き換わらないのかが、不思議です。

 ご最もな疑問と感じましたので興味が出てきて、実際良く知らないことでしたので、メジャーどころという意味で、ソニーの撮像素子のインターフェース規格がどの様になっているのか確認してみました。

http://www.sony.co.jp/Products/SC-HP/products/new_pro/april_2014/imx183_j.html
↑最も最近(と言っても昨年ですが)ソニーが”デジカメ向け”として発表したセンサ
 こちらは”sub-LVDS”となっていますね。これは、blog本文の同じソニーのSLVS-ECというのとは別モノですかね。単純に素人的に言ってしまって良ければ、LVDSの低電圧版とでもいうような。

http://www.sony.co.jp/Products/SC-HP/products/new_pro/february_2015/imx290_291_j.html
↑今年になって発表された、監視カメラ用途の素子
 こちらは低電圧版LVDSとCSI2というこれまた私の知らない規格が出てきました。
産業用途向け?等のセンサは、多くの企業を販売対象として数を稼ぐためか、ロートルさんおっしゃる悪魔のI/O問題(?)にはまって対象を狭めてしまわないように、複数の出力インターフェースを持つ思想みたいですね。

http://www.sony.co.jp/Products/SC-HP/products/new_pro/april_2014/imx219_j.html
↑昨年の汎用スマホ向けセンサ
MIPI のみですね。

 確かに、ISSCC発表者のソニーですらSLVSという出力インターフェース?は、最近でも使用している気配がありませんね。

>ケータイの規模の大きさから、最後はImager全体で、方式をケータイに合わせざる得ない、という事態も有り得るかも。

 なるほど。さまざまなカメラが現在のpcくらいにコモディティー化している時代になれば、そうなっている可能性は高いかもしれませんね。

>後、海外で議論されているゆですが、ケータイの方式の中でもQualcommの推すMDDIとの競合問題があるようです。
>http://www.spinnaker.co.jp/IP/mipi_mddi.html

 ↑読まさせていただきました。
ざっと読む限りは、論文著者は(私の興味あるところを乱暴にまとめれば)「両者甲乙つけ難い規格だ」という風に読めるのですが、
しかし、イメージャー最大手のソニーは、少なくとも公表している汎用向けセンサに関してはMDDIという規格を採用している気配が無いですね。これだと現状はMIPIが圧倒的優勢なんじゃないかと思えてしまうのですが・・・
逆にどこの会社の撮像素子が採用しているのか気になります。

>日系メーカーには、この問題に対して、上手く、立ち回って欲しいものです。
 全く同じ声援(?)を送りたいです。既に規格仕様策定の中心メンバに今からなれないのであればずるがしこく実を取れるように動いて欲しいですね。

ほんと、日本人はがんばるんですけど、日本人が台頭すると欧州人がルールを変えてしまうというのをスポーツの世界ではよく見てきてしまったので・・・←直接は関係ない話ですが(^^;)
水泳背泳ぎのバサロ距離、F1のターボエンジンNG、スキージャンプの身長と板長さの関係、スキーノルディックのジャンプ点数のクロカンタイムの換算値 etc・・・(--;)

  • imagerマニア
  • 2015/03/07(Sat.)

Re: Re:Re:Re:悪魔のI/O問題

ソニーはセンサーのI/Oを、1/1.7型以上ではSLVS-ECに、1/2.3型以下ではMIPIにしていくようですね。
http://www.sony.net/Products/SC-HP/IS/sensor2/products/index.html

1/1.7型センサーは終わったと思っていたのですが、Exmor RS仕様の20M画素がありました。1型センサーの高倍率ズーム機は大きすぎ、1/2.3型センサーでは画質がだめなので、その中間の1/1.7型センサーに期待しています。

Re:Re: Re:Re:Re:悪魔のI/O問題

>http://www.sony.net/Products/SC-HP/IS/sensor2/products/index.html

↑サイト情報ありがとうございます。
ソニーのCMOSイメージセンサでこういう風にラインナップが俯瞰できるページがあればいいのに・・・と常々思っていましたので、ありがたかったです。
(何故か以前からCCDのページはあったのですが。それとも私が知らなかっただけで、このページは昔からあったのでしょうか・・・)

>1/1.7型センサーは終わったと思っていたのですが、
 私も同様の感想を持ってました。最近の1インチ流行りで、高級機のイメージセンサが1インチシフトしている気配だったので。

>Exmor RS仕様の20M画素がありました。
 これ、今年のISSCCでソニーが発表したものですね、きっと。仕様がピタリです。
やはりもう量産可能なものだったんですね。

>1型センサーの高倍率ズーム機は大きすぎ、
 なるほど。確かにRX100系列カメラはもう十分小さいと思っていたのですが、確かに高倍率ズームとなると、1インチセンサ搭載カメラはやはり大きいですよね。
80倍ズームまでいかなくても、どこかが1/1.7インチで20~30倍程度のズーム機を作ったら、どの程度の需要があるのか興味が出てきました(^^)

  • imagerマニア
  • 2015/04/11(Sat.)

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