本日のblogタイトルは、あえて
ソニーの公式HP発表のままとさせて頂いています(^^;)
これ、今年は随分と各所で(ソニー以外の件も含めて)
ISSCCの発表内容が取り上げられていますので、皆さん既にご存知かと思います。
(昨年まではここまで詳しく一般web媒体等でとりあげられたりしなかったと思うのですが、この違いは何なんでしょうか？世の中(技術業界？)でのイメージセンサの地位？が向上したという前向きな捉え方でOK？^^;)
ちなみにソニーも
パナソニックも、ISSCC発表内容と同じと思われるものを、ISSCCでの発表”以降に”、自社HPで宣伝(？)し始めるのは、
ISSCCという学会(？)が特殊で、”まだ世の中に知られていない既知では無い内容しか投稿論文で受け付けず、また発表もさせない”というスタンスを取っているからだと思われます。
つまり、自社HPで先に発表予定のイメージセンサの凄さをアピールしちゃうと、その時点でISSCCでの発表権利を喪失してしまうため、早々に宣伝したいんだけどできなかったということかと。
ISSCCは、つまり他の学会で報告済みの発表案件を使いまわしで発表することを禁じているということも意味しており、だから？半導体学会の中でも最高のステータスを維持できているのかもしれませんね。
余談でした。
(↑上記厳密には事実では無いことを言っているかもしれませんが、細かいところはご容赦ください)
↑恐らくISSCCの発表で実際に使われたのではないかと思われるスライド
[3回]
出所は
ImageSensorWorldさん
やっぱりこのサイトが一番正確で迅速で詳細な情報を掲載してくれるんですよね(^^;)
なんせコメント欄を読んでると、サイト運営者様が実際にISSCCに出席されてる可能性大ですし。
先週弊blogで貼った図よりも、幾分正確な情報が増えている様に見えます。
恐らく先週の図が、
以前からソニーが今後の方向性を説明するために使っている汎用のイメージ図なのに対して、上図が実際に今回発表したセンサの構造を端的に示したものなのではないかと。
そうだとすると、今回のソニーのスマホ向けを想定した1/2.3インチ20Mpixセンサは、
・3層積層型である ←
発表時点から既にわかっていた
・3層の真ん中にDRAMチップが挟まっている ←各種メディアの記事でもわかる
※
ソニーRX100M4やR10M2搭載素子は、DRAMチップは一番下にパッケージ裏面に積層されていたのと、ここが異なりそう
・センサは裏面照射型で、DRAMは30nmプロセス使用の専用品、ロジックチップは40nmプロセス使用 ←上図の通り。ロジックチップは基本最近までのソニーのセンサのものと大きな変更は無さそうな雰囲気
DRAMについては個人的に疎いため、30nmプロセス品というのがどの程度の先端さのものなのか不明。ただし、DRAM用のプロセスがロジックプロセスよりも微細化で常に一歩先を行っているのは半導体チップの常なので(現状はNANDメモリが最も微細でしょうか)、微細度に関してそこまでのインパクトは無いのでは？
・Wafer Level 3Layer Stack・・・
恐らく
放送局カメラ用のグローバルシャッタ表面照射型積層センサの様に、いったんチップダイシング(分離)後にマイクロバンプで積層接続している訳では無く、TSVか
Cu-Cuハイブリッドボンディングでの積層の可能性が高く、
そして、スマホ向けを謳う≒量産数が相当になることを覚悟しているのであれば、量産性とコストを考えると
最近IEDMで発表したCu-Cuハイブリッドボンディングを用いている可能性が最も高そうです。
そして、汎用の図から最も異なる(≒この図からしかわからなかった情報)のが、4層では無く3層である点と、
・チップごとの接続が、画素ごとでは無く、チップ周辺部もしくは一部のみであること
これは画素ごとチップ接続させて量産チップを作るのがまだ難しい・・・という面と、そもそも今回のチップ特性を出すのにわざわざ画素ごとにチップ同士を導通させる必要が無かったという両面が考えられるでしょうか。
↑ソニーHPにも掲載されている、実際のチップの断面写真
この写真から私に読み取れることは多くないのですが、
”ふ～ん、随分とDRAMっていうのは30nmプロセスと言いながらも粗いパターンしか無いものなんだな”
(↑実際そんなことは無いと思うので、そういう場所なのか、写真からはよく見えないだけなのか^^;)
というのと、
◆各積層チップの厚みが異なり、縮尺からずると、それぞれ目分量で
ロジックチップ：7um前後
DRAMチップ ：10um強
センサチップ ：8um前後 (除：カラーフィルタ、マイクロレンズ層厚)
センサチップはフォトダイオードの厚みを最適化しなければならない制約があるので、画一的に他のチップと厚みを揃えにいくことは出来ない(≒薄くし過ぎることはセンサ感度及び分光に悪影響を与える)と思うのですが、
DRAMチップは何か厚みを持たせる必要があるものなのでしょうか？
単にプロセス配線総数が他のチップよりも多いということでしょうか？
・・・とか書いていて違和感があるのですが、イメージセンサのマニアを自称する私が、何故DRAMのことを気にしなければ(詳しくならなければ？)ならないのでしょうか？
全く凄い世界になってきたものですf(^^;)
↑主要スペック
書いてある通りなので全てを書き写しませんが、
◆画素ピッチ：1.22um
◆画素数 ：2120万画素
現状業界最小画素ピッチが恐らく0.9umであろうことからすると、あえて最小画素ピッチにはせず、
iPhone7等で採用されている、今最も一流スマホメーカー(？)で受けが良さそうな画素ピッチを選んだという感じに思えます。
ストレートに言って、このイメージセンサ、来年9月に発表&発売されるであろうiPhone8に向けてソニーがアピール、もしくはもう採用が内定しているかもしれないイメージセンサなのではないでしょうか？
◆DRAM容量：1Gbit ※”byte”(バイト)で無い点にご留意
上記容量がどんなもんなのか？数字を見ただけでは感覚的に私にはわかりませんでしたが、後のスライドで、凡そどの程度のフレームをバッファできる容量なのかが出てきます。
◆フレームレート
19.3Mpix 4:3画角の静止画時：30fps
4K (約8Mpix)ムービー時 ：60fps
FHDムービー時 ：120fps
そして、恐らく1秒以下の時間制限があるんだと思いますが、
最大FHD1000fpsのスーバースロー撮影も可能
今回発表されている内容の中では、この先進的な3層積層構造を採用したセンサの最大の恩恵はこのスペックに表れている様に思います。
もしこれが何かの製品に搭載されて製品化された場合、
私の記憶にある限り、民生用センサで瞬間最大読み出しスピード(？)を誇っていた
Nikon1シリーズ及びオリンパスのOM-D E-M1mark2の20Mpixで60fps連写を、以下超えることになりそうです。
FHD ＝ 約2Mpix × 1000fps ≒
2000M pix/sec (上記カメラたちは1200Mpix/sec)
※ただし、ビットレートもしくはAD分解能の違いがあったとしてもそれは無視しています
◆Reading Speed：8.478mSec @静止画4:3 19Mpixモード
端的に言って、1枚のフル画素静止画を読みだすのに掛かる時間・・・ということなはずですが、
(あれ？でもこのスピードが本当なら、静止画もFHDと同様120fpsで読めてしまうはずですが・・・)
これも、後のスライドに出てきますが、
ADを1列に4つ持って4行同時読みを可能にしたことによると思われる効能ですね。そしてその構造を可能にしたのももしかしたら3層構造のお陰もあるのかもしれません。
そしてこの特性が何に効くかと言えばローリングシャッター歪の低減です。
”一枚の絵の上と下の露光タイミングの差が、最大で8.5mSec程度しかつかない”
と言い換えることが出来るからです。
これはメカシャッターが無い(ことが多い)スマホにおいては、弱点を克服するための有用なセンサ特性と言えるかもしれません。
↑FHD動画からの切り出しと思われる画像
右側の画像が、画像の上下が最大8.478mSecしか差が無い場合のものの様です。
ま、これはこの列車模型(？)がどの程度のスピードで走っていたかと、カメラとの距離で変わってくるので、実際にどの程度の効能かは自分で試すしか無いと思いますが(^^;)
個人的には8.5mSecで読み出せれば、多くの用途の場合、ローリングシャッター歪は気にならないのじゃないかなと思います。
ImageSensorWorldさんには、もうあと3枚スライドが掲載されているのですが、
今週はここで私が力尽きました。
最近こんなのばっかりですね(^^;)
しかし今回は残りのところはどうしてもblogに残しておきたいので、来週この続きを書くと思います。
ああ、どんどん書きたいネタが溜まっていく・・・(^^;)
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