忍者ブログ

Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

NHK放送技術研究所公開その2 ~8K240fps積層センサ外観 3stageADの最終段は逐次比較に

さて、先週からのNHK技研公開の続きです。
”最初に何について書こうかな~”と考えたのですが、やはり”今年ホット”&”一般的に興味を持たれるのはこれだろう”という二つの理由が決め手になって、まずはタイトルのミーハーな方(?)から攻めることにしました(^^)


今年2月のISSCCで、TSMC、静岡大学、ブルックマンテクノロジと共同で、NHKから発表された(ものとまず間違い無く同じものと思われる)8K240fps積層型3stageサイクリック型列AD搭載CMOSイメージセンサ

恐らくセンサ実物の公開は、このNHK技研公開が初だったのではないでしょうか。
ちなみにチップの横のパッケージ窪みの中にツブツブ複数存在するのは、センサ電源/グランド用のパスコンだとか。
私がこれをCMOSイメージセンサのパッケージに見つけたのはこれが2センサ(?)目。
そうですね、1つ目はソニーRX100M4に搭載されたセンサのパッケージ裏にDRAMがくっつけられていたCMOSセンサパッケージです。写真はこちらの方が鮮明でしょうか。
 もう最近の大消費電力&超高速信号読み出しセンサにおいては、センサパッケージを実装するPCB基板上へのパスコン実装では不十分ということなのでしょうか。
凄いことになっているものです。

 そして↓コチラが、弊blogでしか見ることが出来ない(?)上記センサのパッケージ裏面です。

・・・が、ピンボケです(--;)
不覚にも持って行ったコンデジでマクロモードへの移行の仕方がわからず・・・
「ケースを開けて裏側も見せて頂くことはできませんか?」
と伺い、許可を得てのせっかくの機会であったのに・・・無念(--;)

ま、しかし、そういうことまでして裏側を見る人はなかなかいらっしゃらないと思いますので、興味のある方にとってはボケていてもかなりレアな写真であることには違いないかと思いますf(^^;)

お得意のピン数数えました(^^;)

ピン数:864pin

同じくNHKの1.3億画素60fpsセンサ@super35mmサイズのセンサ
画素数とフレームレートの積≒概略の信号読み出しレート比較では、この8K(33Mpix)240fpsセンサと同等な訳ですが(←列AD分解能が同等であるという仮定で)、
ピン数は1125pinでした

ですので、それよりはパッケージピン数は効率化(?)されていることになりますが、
まあそれでも前出例えばソニーのRX100M4搭載1インチ積層型センサパッケージピンが213pinであることを考えれば、かなりの多さであることに違いはありません。

 また、上の写真のパッケージ裏面中央部の巨大なランド(?)部は
「放熱用です」
とのこと。
 つまり、試作時にはこんな感じ(←写真は2年前の技研公開時の1.3億画素センサ動作試作品)でヒートシンクを押し当てたり、小型カメラ実装時は直接か間接かで熱伝導率の高い金属につなげて使うということなのでしょう。


↑”評価装置”と銘打たれた物体の展示
まあ平たく言えばこの8Kセンサの評価用簡易カメラ
キヤノンの2.5億画素カメラの試作機(←写真は昨年11月のinterBee時のもの)も、色は違えど似た雰囲気のものでしたね。
 各社、評価時の試作カメラとしては、みなこんな感じで単なる”箱”みたいになるのでしょうね。
それでも、1.3億画素センサ試作機の様に基板剥き出しで無いだけ立派と言えば立派な感じです(^^;)

↑2年前、2015年NHK技研公開時に1.3億画素センサの”撮像実験装置”


↑今回の技研での展示名称自体は”超小型裏面照射型イメージセンサー” の主要諸元(仕様)

”超小型”となっていますが、イメージサイズは対角9.693mm
見た目のセンサアスペクト比は明らかに16:9。←さすがNHK。最初から放送用途しか見てませんね(^^;)
で聞いたところ2/3インチです」とのこと。
以前、ISSCC時の発表タイトル情報である画素ピッチと画素数から計算した時は、1/1.7インチ素子かと思っていたのですが、
16:9で横長な分、レンズのイメージサークル的に言うとこのサイズで2/3インチ径を使い切ってしまうということなのでしょうか。
(そして、2/3インチというのは、当然放送用のB4マウントを意識してのことなのでしょう)

 いずれにしても、”8Kセンサとしては””小型”なのであって、コンデジ、スマホ基準で言えば小型の部類では無いですね(最近はコンデジは1インチセンサ全盛ではありますが、あくまで一般的なコンデジ基準で^^;)

 さて、2016年、今年2月のISSCCにおいてのNHKの発表案件のタイトルは、
A 1.1µm 33Mpixel 240fps 3D-Stacked CMOS Image Sensor with 3-Stage Cyclic-Based Analog-to-Digital Converters

 つまり、以下スペックはこの技研公開前に既に分かっていることでした。
画素ピッチ  :1.1um□
画素数    :3300万画素
フレームレート:240fps
積層型CMOSイメージセンサ
3-Stageサイクリック型ADC搭載

ですので、”基本は”上記は割愛。

 それ以外を、上写真ボードの上からいくと・・・
製造プロセス:画素 45nm 1POLY4Metal
       ロジック 65nm 1POLY5Metal
説明員さんに聞いたところ
「積層センサのトップウェハもボトムウェハも共にTSMCさんで作ってもらいました
とのこと。
TSMCで製造されていたことは意外でも何でも無く、ISSCC発表にTSMCが名前を連ねていた時点で既に予期可能ですね。
逆にここで意外だったのは、
 ・画素≒Top基板で使用されたプロセスが45nmプロセスであったこと
 ・更にはそれがbottom基板使用プロセス(65nm)よりも微細であったこと


 というのは、例えばこの手の情報がチップワークスなどでオープンになっているiPhone6S搭載ソニー製センサの場合、以下の様な感じです。
 top基板採用プロセス    : 90nm (ソニーFab)
 bottom基板採用プロセス : 40nm (TSMC)

 恐らく上記の様に、bottom基板の方が微細なプロセスを用い、画素が乗るtop基板の方が相対的に粗めのプロセスを用いるのが通常ではないかと思われます。
というのは、bottom基板には少なくともロジック回路群が存在することは間違い無く、
それらに対してはほぼ確実に、電力/レイアウト面積/動作速度の観点で微細プロセスのメリットが出るのに対し、
top基板に存在する画素については、裏面照射型センサであれば、MOSトランジスタが直接フォトダイオードの面積を圧迫することも無いでしょうし、コスト高な微細プロセスを導入するメリットが今ひとつだと思われるからです(と個人的には思っています^^;)
 きょうび、1.1um□画素ピッチ裏面照射センサだと、(混色防止の)DTIやら裏面側のタングステン遮光層などが入るみたいなので、もしかしたらそういったものにはメリットがあるのかもしれませんが・・・

 いずれにしても45nmプロセスというのは、センサ部分への適用プロセスとしては、私が見たことがある中では過去最も微細なプロセス適用センサということになります。

どうしてtop基板プロセスとbottom基板プロセスの微細度の逆転が起きているのか?(狙いは?)との問いには「この辺はTSMCさんがこれが良いということで判断されているので、こちらではわかりません」とのこと。
 読み出し回路のアーキテクチャについてはNHKから口出しするのだと思うのですが、どうもこの辺の画素及びセンサプロセス製造については、”TSMCさんお任せ”のスタンスの様です。
(過去NHKから学会やNHKの技術広報誌?で、センサ画素回りの発表を見た記憶が無いので、NHKさんではこの辺の研究の取り組みは行っていないのかもしれませんね)

 どなたかこのTSMCの採用プロセスの意図がわかる方がいらっしゃたら是非コメントお願いします(^^)
まさかとは思いますが、NHKさんのこのボードの表記のtopとbottomの採用プロセスノード表記が誤って逆に書かれているだけ・・・なんてオチは無いでしょうね・・・(^^;)

 また、この話の流れで画素部の電源電圧の値について説明員の方に尋ねたところ、「今手元の資料ではわかりません」とのことでした。
何故この様な質問をしたかというと、”画素部に微細プロセスを適用するデメリットに、(耐圧の問題で)画素部の電源電圧の低下≒飽和電子数の減少があるのではないか?”と思ったからです。

実際の飽和電子数については、上写真のボード数値から5700電子”であることがわかります。
例えば約1年前発表のこのONSemiconductor製のイメージセンサと比較すると、(←画素部電源:2.6Vで4100電子ですから)
画素ピッチ1.1um□センサとしては、今回のNHK発表のこのセンサの飽和電子数は決して小さな値では無いということがわかります。
 その他、飽和電子数は不明ですが、最新のモバイル用途のソニーの撮像素子(IMX230)の画素部の電源電圧は2.5V。
最近の画素ピッチの小さい≒比較的画素部に微細なプロセスを適用していると思われるセンサの画素部(←正確には”analog部”としか表記されていませんが)の電源電圧は2.5~2.7V程度の様です。
 では、この45nmプロセス適用のNHKセンサの画素部の電源電圧の値はいくらなのでしょう?
飽和電子数の値から考えれば、他のセンサ同様2.5~2.7V程度と予想するのが妥当な様に思います。
が、恐らくは90nmプロセスないしは65nmプロセスを用いている他のセンサに対して、45nmプロセスセンサの電源電圧は”同じ”でいけるものなのでしょうか?
純粋ロジックやメモリプロセスであればそれはあり得ないと思うのですが、センサプロセスは特殊で、”微細にしてもゲート酸化膜厚はそのまま同じで・・・”という様な変則微細化が行われたりして、耐圧は変わらず≒電源電圧もそのまま平行シフトで使う というスケーリング則に則らないことになっていたりするのでしょうか?

長く引っ張りすぎましたが、これについても思うところがある方は是非コメントをお願いします(^^;)


 写真の次の欄、
・A/D変換周期:0.92uS
・階調     :12bit

 階調12bitの方は動画としては一般的ですね。
これも個人的に以前から疑問なのですが、動画機もしくは動画時は12bit分解能で、静止画になると14bit分解能というのが、かなりイメージセンサとして一般的な気がします。
”動画の方がAD分解能が低くて良い”という理論だてた(?)理由でもあるのでしょうか?
それか単純に動画の方が静止画に対して信号読み出しレートが高い場合が圧倒的なので、製品スペック上14bitにすることが厳しいのか・・・

 AD変換時間については詳細を聞き忘れてました(--;)
今見ると、具体的に何を示しているのか個人的に今一つはっきりわかりません。

4360行あるセンサを240fpsで読み出す訳ですから、
”仮に1列にひとつしか列ADが存在しないセンサであるならば”
 1(秒) ÷ 240(fps) ÷ 4368(行) ≒ 0.95μSec
8Kセンサを240fpsで読み出すためには、上記が理屈上”1行の信号を読みだすのに掛けても良い最大の時間”となります。
計算してみると、もうとんでも無い数字になってるんですね(^^;)

これでこのセンサのAD変換周期が0.92μSecな訳ですから、”この場合だと”列ADはほぼ常にAD変換し続けている計算です。しかし、これだけの高速読み出しセンサであるため、これも十分あり得る仮定だと思います。

そもそも”A/D変換周期”というのは、何を表しているのでしょうか?
いや、まあ”なんかとにかく速いんですよ”ということを伝えたいというのは分かるのですが(^^;)、
今回のこのNHKのセンサは、画素リセットレベル及び実際の光信号レベル双方をAD変換して差分するという様なデジタルのCDSは行っているのでしょうか?(←もちろんアナログ信号レベルでは行っていることは間違い無いと思います)

何を気にしているかと言いますと、上記画素リセットレベル及び信号レベル双方をAD変換しているとすると、また”A/D変換周期”の解釈が複雑になるなと・・・


 ここで、AD変換回路についてですが、
周囲の方が「どうやって240fpsという高速読み出しを達成しているのか?」
説明員「ADの変換スピードを従来の倍にしています」
 とQ&Aされていたので、
それに乗じて(^^;)、「どうやってAD変換スピード倍速にしたのですか?プロセスの微細化ですか?」と私の方から聞いたところ、
「プロセスの微細化もあるのですが、それに加えてADC回路のアーキテクチャを新規にしています。従来2段のサイクリック型ADであったものを、3段にして、かつ最終段を逐次比較型にしています。」

!!
2月のISSCCでの発表タイトルを見た時には、”高速化のために更にパイプラインに近づけて、2段だったものを(そのまま)3段に増やしたんだな”と思っていたのですが、違いました。
タイトルの
 3-Stage Cyclic-Based Analog-to-Digital Converters
の”-Based”の意味は、”完全にサイクリックADじゃないのだよ”ということだったのですね。

「何故最終段だけ逐次比較にしたのですか?電力ですか?」私
「その通りです」説明員
とのこと。
ただ2Stageから3Stageにサイクリック型ADを変更してしまうと、アンプが一つ増える分(?)電力消費が増えてしまうので、逐次比較型にしたようです。

 最近、消費電力が増大するのを抑制するために、列ADに逐次比較型ADを織り交ぜるあいのこ型のADをよく見る様になった気がします。

 そのお陰もあってか、消費電力は(この超多画素&高速読み出しセンサにしては)3Wと、個人的には大変よく抑えられている印象を受けます。
(ただ、ここについては似た性格のセンサで、情報オープンにされているセンサがあまり無く、定量的な比較が出来ている訳ではありません)

とは言っても”3W”という数字は、民生コンデジや民生ビデオカメラに搭載するには厳しい消費電力なはずで(←放熱含め)、
このセンサの目的らしい”小型カメラ用の”という、カメラの”小型”というイメージは、
少なくとも運動会で我が子を狙うパパママが持っている様なハンディカム的なものよりは二回り以上は大きなカメラになるのだろうと思います。


 感度:0.55V/lx-s

これについても詳細聞き忘れました。
このセンサは明らかにデジタル信号出力センサであるため、最終出力がアナログ電圧振幅(V)で出てくるはずはありません。
にも関わらず、感度を(V/lx-s)で表示してあったということは、
”光量1lx-sをフォトダイオードに貯めさせた時の、列AD入力前のアナログ信号振幅値”
という意味での”感度”でしょうか?

もしそうなら、PDの電子数感度5000電子/lx-sで、FD容量1.5fF程度の組み合わせで上記感度になる計算ですが、
ボードの但し書きによれば、このセンサが”マイクロレンズ及びカラーフィルタなし”≒モノクロセンサということなので、ちょっと凄い数字なのかそうでは無いのかがはっきりとわかりません。
(ただ”悪い数字≒感度では無い”ことは間違い無いと思います。これはまたカラーフィルタ&マイクロレンズが乗ったセンサの数字を、他のセンサと比較してみたいところです)


 さて、最後の欄のノイズです。
ランダム雑音:3.6電子 ゲイン:4.0 / 4.5電子 ゲイン:1.0

このセンサのゲインは、サイクリック型の列ADCの前に列アンプを備えていて、そこで掛けているそうです。←これも説明員の方から聞きました。
電子数換算(入力換算)した場合のノイズは、基本はゲインが高いほど小さくなる件は、以前弊blogのこのエントリなどの中の一部で書いた通りです。

 このノイズの数値に関しては、NHKの方がこちらが聞く前から
「この数字は最新の研究等から比べると少し多いので今後減らしたいと思っている」
と切り出されました。
「240fpsで読んでいる割には悪く無い値だとは思うが」
とも言われていましたが、その言い訳(?^^;)も個人的にはわかる気がします(←あくまで”わかる気がする”だけで、実際のところがわかる訳ではありませんが^^;)。
 基本的には、高速読み出しはノイズと電力との勝負(≒トレードオフ)になる気がしますので、”これだけ高速で読んでるセンサなのに、そこらの普通のセンサのノイズの値と比べられては適わない”という気持ちになるのは理解できます(^^;)

 ちなみに参考までですが、同じく(?)高速読み出しが売りのNikon1搭載初代あたりのAptina製センサのノイズの値は、ゲイン27dB時(大よそ20倍ちょっとゲイン時)では、1.6電子です。
これと比較すると、逆に、NHKのこのセンサは、列アンプのゲインをもう少し上げるだけでも、少なくとも入力換算の電子数ノイズ的には低減することが可能なのでは?という見方もできそうですが、
説明員の方は
「この画素ピッチだと、もうこれ以上感度や飽和アップは難しいと思っている。今後はノイズの低減の方をがんばっていきたい」
 ↑上記は、「今後、このセンサをブラッシュアップとかされる予定はあるのですか?あるとしたらそれはどのあたりですか?」
というニュアンスの私の問いへの回答でした。

 2年後、このセンサを搭載した小型(?)カメラが出来上がって展示されると思いますので、またそれを見に技研公開にお邪魔しようかなと思います(^^)



拍手[2回]

PR

コメント

お名前
タイトル
文字色
メールアドレス
URL
コメント
パスワード Vodafone絵文字 i-mode絵文字 Ezweb絵文字

プロセスと電源電圧について

通常のプロセスでは、デジタル用の低耐圧のMOSと、IOやアナログ用の高耐圧のMOSの2種類のMOSが使えます。
前者をCore電圧、後者をIO電圧と呼んだりします。
微細化で電源電圧が下がってるのは前者のCore電圧の方で、180nm世代は1.8Vでしたが、
90nmで1.2V、28nmで1.0V程度に下がってます。
もっとも、最近では1V付近から下げられなくなっていますが。
一方、IO電圧の方は微細化とはあまり関係なく、1.8~3.3Vぐらいで変化がありません。
ここを見てもらえば、概要が分かると思います。
http://www.tsmc.com/japanese/dedicatedFoundry/technology/index.htm

技研公開の物と同じかはわかりませんが、ISSCC発表の物は、1.2V/2.5V/2.8Vになってます。
AD変換周期という言葉は、ADC一般ではサンプリングレートのことでしょうが、発表の中では
"1 horizontal scan time"の意味で使ってるようですね。

Re:プロセスと電源電圧について

>glassticさん

要望通りのコメントありがとうございます(^^)

>180nm世代は1.8Vでしたが、
>90nmで1.2V、28nmで1.0V程度に下がってます。
>もっとも、最近では1V付近から下げられなくなっていますが。

 だいたいプロセスノード(?)に対する電源電圧の感覚は上記の様な感じなのですね。
最近1V付近から下げられない←ゲート絶縁膜の薄膜化が難しい/トランジスタの閾値ばらつきがこれ以上抑えられない という様なところから主にきているのでしょうか?
その結果としての(20nmノード以降は)FinFETへの移行という感じでしょうか。


>技研公開の物と同じかはわかりませんが、ISSCC発表の物は、1.2V/2.5V/2.8Vになってます。

↑とすると、センサ画素部の電源電圧は2.5Vか2.8Vと見るのが妥当そうですね。
1.2Vがロジック回路の電源として。2.8VはI/O電源でしょうか。

 私が疑問だったのは、「微細なトランジスタを導入するとトランジスタの耐圧の関係で電源電圧を落とさなければならないのでは?」というものだったのですが、
glassticさんと話させていただいてなんとなく頭が整理できました(≒個人的に以下の様な感じなのかなと勝手に納得しました^^;)

 このNHKのセンサのtop基板の”45nmプロセス”というのは、メタルの配線レイヤーに適用されたプロセスのことを指している。
画素部のトランジスタに関しては、電源電圧2.8Vなり2.5Vの電圧に耐えられる微細化度合の(≒180nmプロセスよりは粗いプロセスで使用されているサイズの)トランジスタを採用している。
すると、電源電圧を落とす必要が無いので、結果としてセンサの飽和信号量は他社の1um□画素ピッチセンサ同等の値が確保できている。
 TSMCがtop基板=画素部に45nmプロセスを適用したのは、何等かの理由で、下層の配線メタルをより密にレイアウトする必要があったから (もしくは、ライン間のスペースを空けライン間の寄生容量を下げたかった?)


>AD変換周期という言葉は、ADC一般ではサンプリングレートのことでしょうが、発表の中では
>horizontal scan time"の意味で使ってるようですね。

了解です。ありがとうございます。
blog本文中の(フレームレートと行数の)割り算結果と概ね一致するので、上記の理解でほぼ間違いなさそうですね。
お蔭さまでスッキリしました(^^) 今後もよろしくお願いします!

  • imagerマニア
  • 2016/06/19(Sun.)

Re:プロセスと電源電圧について

すみません、少し端折りすぎたようです。
通常のプロセスでは、2種類の電源電圧があると書きましたが、
それに合わせて、2種類のゲート酸化膜圧のMOSを同時に使用できます。
例えば40nmだと、
・最小ゲート長数十nm、酸化膜が薄く、耐圧1V程度のMOS
・最小ゲート長300-400nm、酸化膜が厚く、耐圧3V程度のMOS
この両方を同じICの中で同時に使用できます。

前者を主にデジタル回路に、後者を主にアナログ回路に使用します。
後者は微細化とは関係なく、ゲート長や酸化膜圧は変えないので、どのプロセスでも3Vぐらいのアナログ回路は作ることが出来ます。

ではなぜ40nmを使うのか?というと正直よく分かりません。
imagerマニアさんの仰るように、私も微細化にメリットがあるとは思えません。
単純に、CIS向けで最新のプロセスなので試作機会が多かったのか、貼り合せ技術に対応してるのが、40nmだけなのか…

Re:Re:プロセスと電源電圧について

>glassticさん
 
お休みの時に(?)わざわざ丁寧な補足ありがとうございます。


>それに合わせて、2種類のゲート酸化膜圧のMOSを同時に使用できます。

 ちゃんとTSMCのサイトを読まずに回答してしまい申し訳ありません(^^;)
そういうことなのですね。
 確かに、世の中積層ICばかりでは無いので、1チップでI/Oと兼用しようと思ったら、必ずglassticさんおっしゃられた様に電源電圧のみならず、耐圧的にも2種類以上のMOSトランジスタが使用可能なプロセスで無いと現実使い物になりませんよね。
思いが至りませんでした(^^;)


>後者は微細化とは関係なく、ゲート長や酸化膜圧は変えないので、どのプロセスでも3Vぐらいのアナログ回路は作ることが出来ます。

 教えていただいた情報を元に考えると、やはりこのNHKのセンサの画素部の電源は2.5Vか2.8Vで間違いが無いと再度思いました。

 とすると・・・

>ではなぜ40nmを使うのか?というと正直よく分かりません。
>前者を主にデジタル回路に、後者を主にアナログ回路に使用します。

 ソニーの積層センサの例を見てもそうだと思うのですが、
このNHKのセンサのtop層のウェハ上に、”デジタル回路”は存在しない様に思います。
上記までの予想が正しければ、結果top基板上には45nmプロセスを用いながらも、低電圧用のMOSトランジスタは一つも存在しない ≒ やはり配線メタルにしか微細プロセスの恩恵は無い様に感じます。


>単純に、CIS向けで最新のプロセスなので試作機会が多かったのか、貼り合せ技術に対応してるのが、40nmだけなのか…

 なるほど、そういう可能性もありますね。

こういう議論(?というほどのものでもないかもしれませんが^^;)は、やはり個人的には理解を深める気がして有意義でありがたいです(←結果間違っていて納得度だけが増している場合もあるかもですが^^;)
周囲にこういう環境があれば良いのですが・・・(しかし周囲にそういう環境があると、私はこのblogを書いていないですね、きっと^^;)

改めて今後もよろしくお願いします。
(1年くらい前だったか、一時期よく顔を見せてくださっていた”ロートルさん”も、またお見えになってくだされた良いのですが ボソっ(-Б-))

  • imagerマニア
  • 2016/06/19(Sun.)

8Kセンサー市販開始

ブルックマンテクノロジが、8K 120fps 14bitのセンサーのサンプル出荷を開始しました。
http://brookmantech.com/index.html

このメーカーのセンサーは、まだかなりのじゃじゃ馬らしいですが、10年後にはイメージセンサーの主要サプライヤーになっているかもしれません。

Re:8Kセンサー市販開始

>hi-lowさん

>ブルックマンテクノロジが、8K 120fps 14bitのセンサーのサンプル出荷を開始しました。

8Kの市販化(サンプル出荷)は世界初なんですね。
確かに他では聞いたことありません。

残念ながら(?)このblogでとりあげたチップでは無いみたいですが、
33Mpixの120fps 14bit分解能ということで、数年前に技研公開で展示されていたものより、ADの分解能が2bit分あがった感じのものみたいですね。


>このメーカーのセンサーは、まだかなりのじゃじゃ馬らしいですが、10年後にはイメージセンサーの主要サプライヤーになっているかもしれません。

静岡大学で研究開発されたイメージセンサを試作、製品化する会社の様な印象を持っていますが、主要サプライヤーの仲間入りしてくれて、イメージセンサ界(?)を盛り上げてもらいたいです(^^)

  • imagerマニア
  • 2016/10/12(Wed.)

Re: Re:8Kセンサー市販開始

> imagerマニア さん

>静岡大学で研究開発されたイメージセンサを試作、製品化する会社の様な印象を持っていますが、主要サプライヤーの仲間入りしてくれて、イメージセンサ界(?)を盛り上げてもらいたいです(^^)

仰る通りのベンチャー企業です。
既にNHKなどとカメラへの実装を進めているので、少なくとも8K放送の立ち上がりでは、放送用カメラセンサの主要サプライヤーになりそうですね。

ブログ内検索

カウンター

最新コメント

[10/15 NONAME]
[10/11 hmb]
[10/10 ぷん]
[10/09 hi-low]
[10/07 NONAME]
[10/05 NONAME]
[09/25 hmb]
[09/25 toshi]
[09/23 hmb]
[09/18 FT]
[08/17 みさお]
[08/16 bbbuk]
[08/16 Anonymous]
[08/13 bbbuk]
[07/31 hi-low]

カレンダー

09 2017/10 11
S M T W T F S
2 3 4 5 6 7
9 10 11 12 13
16 17 18 19 20 21
22 23 24 25 26 27 28
29 30 31

バーコード

プロフィール

HN:
imagerマニア
性別:
非公開