(※上で引き合いに出しましたが、イメージセンサは用途ごとに各特性のバランスが大事だと個人的に思いますので、
決して読み出しノイズのひとつだけの特性を持って、「ソニーのIMX252よりもFairchildのsCMOSの方が優れている」とか言いたかった訳ではありません。)
では以下より、先週に引き続いて2つ目の”読み出しノイズ1e-(エレクトロン)を切るセンサ”として、
◆
CEA-LETI
A 0.4 erms Temporal Readout Noise 7.5 µm Pitch and a 66% Fill Factor Pixel for Low Light CMOS Image Sensors
↑こちらも、例によってpaperがオープンにされている、
昨年のIISWより。
【概要】
以下の要素(ポイント)を組み合わせ、読み出しノイズの低減を図り、0.4e-rmsを達成した
①画素SFをPMOSに
②画素SFのみ、ゲート酸化膜を薄く (←具体的な膜厚がいくらからいくらに変更したのかの記載は無し)
③列アンプを具備し、そのアナログゲインを64倍と高ゲインに
(することにより、入力換算ノイズを減らした≒列アンプ以降のノイズを事実上みえないようにした)
【その他の条件(？)特性など】
・通常の4トランジスタの画素構成
(ただし、画素SF以外にSELMOSもPMOS化。SFMOSゲート薄膜化のため耐圧を考慮しSFドレイン電圧は1.5V。)
・コンバージョンゲイン：185uV/e-
・180nmCMOSプロセス使用
・画素ピッチ：7.5um
・開口率：66%
上記条件において、自社従来比
コンバージョンゲイン(≒FD部で電荷を電圧に変換する際のゲイン)は倍かそれ以上
及び読み出しノイズは半減かそれ以下。
読み出しノイズのσ＝ばらつきは1/3以下を達成。
↑画素及び列回路のアナログ部分の等価回路図(？)と、その駆動パルス図
左：従来センサ
右：今回のpaperで発表した新規の低ノイズで読み出し可能なセンサ
左と右の図で変化がある(≒このpaperでアピールしたい点)のが、
・画素のRS(Row Select≒行選択)MOSとソースフォロワMOSがNMOSからPMOSになっている
・RSのパルス駆動パタンの極性が逆になっている
ですが、
後者の方は単純にNMOSがPMOSに変わったために極性が逆になっているだけで、基本的に回路動作は全く同じ動きになっていますね。
(ちなみにAZは恐らくAutoZeroの略で、ここではColumn level amplification=列アンプの初期リセットパルス。また、右の図のRSとSFMOSのゲートにだけ○がついているのは、一般的にこの○がついているMOSは”PMOS”を意味します)
で、もうひとつ変わっている点が実はあって、右の図のソースフォロワMOSのみ、よく見ると
MOS記号のゲートとバックゲートの間が近づけて書いてあるところです。
これで”このMOSのゲート酸化膜が薄い”ということを表しているようです。
おもしろいですね。私は初めてこういう表記方法を見ました。
でもとても直感的にわかりやすくていいです(^^)
で、
画素ソースフォロワMOSをPMOSにして、そのゲート酸化膜のみを薄膜化して何がしたいのかと言うと、
It is known that the 1/f noise originating from the in-pixel source follower becomes the dominant noise source when the thermal noise is reduced using high column amplification or CMS [3].
↑ 列アンプの高い増幅もしくは相関二重サンプリングを用いて熱ノイズを抑えた場合には、
画素ソースフォロワの1/fノイズが支配的なノイズ源になることが知られており、
It has been shown that buried channel transistors feature lower 1/f noise compared to surface channel transistors.
↑(そして)
埋め込みチャネルトランジスタは、表面チャネルトランジスタと比較して、1/fノイズを低く抑えられる特徴を持っており、
It is also known that the gate oxide thickness reduction comes with a higher electrical field density and hence a better control of the gate over the channel.Thus, gate oxide reduction is also expected to reduce 1/f noise
↑(また)ゲート酸化膜厚を薄くすると、電界密度が高くなるためチャネル全体へのゲートの制御性が良くなる。そのためゲート酸化膜を薄くすることで、1/fノイズの減少を期待できる
In order to combine the two noise reduction mechanisms, this work presents a new low noise CIS pixel based on a PMOS source follower transistor with a reduced gate oxide thickness
↑ そのため、上記の二つの1/fノイズ低減メカニズムを合わせて使うため、ゲート酸化膜厚を薄くしたPMOSソースフォロワトランジスタをベースとした新しい低ノイズCMOS Iimage Sensor 画素を、今回報告する
とのこと。
(埋め込みチャネルトランジスタにしたくて⇒PMOSソースフォロワ という思考の流れは、確かn型のPolyシリコンゲートを用いたPMOSトランジスタの方がnMOSよりも相対的に埋め込みチャネルになるから・・・だった様な気が^^;)
しかし、
このpaper中には、実際にPMOSソースフォロワのゲート酸化膜を、
・従来がいくらで
・そして今回提案の新構造の場合がいくらで
という情報は載せられていませんでした
実際には、使用プロセスが180nm(＝0.18um)CMOSプロセスで、VDD=3.3Vで使っているので、通常の酸化膜厚が3.3Vプロセスに対応した厚さで、
薄くしたPMOSソースフォロワのゲート酸化膜厚が、恐らく一世代分(≒110nmプロセス？)程度薄くなっている・・・という感じでしょうか？
また、ゲート酸化膜を薄くしたため、耐圧の問題で、PMOSソースフォロワのドレイン電圧が1.5Vという表記になっています。
恐らく何も無ければここはGNDとするのが普通なのでは？と思うのですが、
この弊害として考えられるのがPMOSソースフォロワ≒垂直信号線上のDレンジの減少を懸念しますが、このpaper上では”今まで同様1.5のレンジはキープした”という様なニュアンスの文章になっていて、主張を信じると”ご懸念には及ばない。心配要らないよ”ということの様です。
しかし、VDD=3.3Vで、ソースフォロワのドレイン電圧が1.5Vということは、理屈上はどうがんばっても最大で1.8Vまでしかレンジを確保出来ません。
FD電位＝PMOSソースフォロワゲートを一体何Vでリセットして使うつもりなのでしょうか？(←記載無し)
3Vとかでしょうか？リニアリティとかを考えると結構厳しいような・・・？
↑実際のチップ写真 (の一部)
今回は、提案した手法がどの程度有効かを正確に証明するために(？)
同一チップ上に、従来画素と今回提案したFig.1の右側の薄膜ゲートのPMOSソースフォロワ構造を同時に作りこみ、測定した模様。
(Fig.1で、列アンプが従来も今回も変わらなかったのは、冒頭③の”列アンプで64倍ゲインを掛ける”というのは、以前に既に提案済みであり、今回の変更ポイントではなかったための様です)
↑測定結果。共に従来画素と今回提案画素構造の比較
左図：全体でのコンバージョンゲイン
右図：測定ゲイン(列アンプゲイン)別の、入力換算ノイズ(e-rms)
左図の軸の意味が私にはよく理解できませんが(^^;特に縦軸のmV^2)、とにかく意味としては、
”従来画素と比較して、今回提案した画素のコンバージョンゲインは上がっているよ”
ということでしょう。
しかし、列アンプのアナログゲインが同じ前提ですので、従来画素と比較してコンバージョンゲインが上がる要素は画素の違いにしか無いはずで、この構造変化でFD容量が変化する要素はあまり無いのでは？と感じるので、
コンバージョンゲインが上昇する理由として私が思いつくのは、残るはソースフォロワのゲート酸化膜厚薄膜化による、ソースフォロワゲインの上昇のみ。
図を見ると、約2倍程度ゲインが上がっている様に見えるのですが、果たしてそれだけの要素でこれだけコンバージョンゲインが上がるものなのか？？(←それか私が何か理解していないか見逃しているのか^^;)
右図はこの発表のハイライト。
”新しい今回提案した画素構成であれば、アナログゲインを64倍にすれば、入力換算ノイズが0.4e-rmsになりますよ”の図。
64倍ゲイン同士で比較すれば、
従来画素：0.9e-rms
に対し
今回提案の新規画素：0.4e-rms
で半減以上。
そして、この図では、列アンプの増幅度の違いによっても倍半分のレベルで入力換算ノイズが減少するという結果も見て取れます。
↑ ダメ押しの図
上図：従来画素センサの画素ごとの入力換算ノイズのヒストグラム
下図：今回提案新規構成画素の、画素ごとの入力換算ノイズのヒストグラム
つまり、従来画素に対して、今回新規提案画素のヒストの山が左にシフトして、そしてシャープになっている
≒
”入力換算ノイズの平均値(or中央値)が小さくなって、かつ画素ごとのノイズのばらつきも小さくなっていますよ”
↑ 最後。最近報告された
”180nmCMOSプロセス使用の”低輝度の特性自慢のCMOSイメージセンサと、今回提案したセンサの特性or仕様比較
つまり、
”180nmプロセス使用のセンサの中じゃ、我々のセンサトップクラスでしょ”
アピール。
と、確かに、書かれている主張を信じると、(明らかにこの時点では試作以外の何者でもないとしても、)
前回紹介したCaelesteのセンサの様に、低温に下げたりしなくてもサブエレクトロンレベルの読み出しノイズを達成していますし、
また読み出しスピードに難も無さそうに見えますし、
実際の画素ピッチも7.5um□とのことで、仮に汎用デジカメ用を想定するとすると(スマホやコンデジ用は苦しいにしても)特性優先のハイエンド一眼カメラ用センサであれば許容されるレベルにまで画素を小さく出来ています。
(参考画素ピッチ：
ソニーα7S系(フルサイズ1200万画素)≒8.4um□
ニコンD5及びキヤノン1D-Xmark2(共にフルサイズ2000万画素)≒6.5um□)
※このpaper中に、ノイズ測定時の温度に関する情報はなかったんじゃないかと思うのですが、情報が無い＝常温測定だろう・・・という前提で書いています。
(これでもし極低温にまで冷やしての評価値である場合は、ちょっとズルだなと^^;)
使用しているCMOSプロセスも180nmプロセスということで、
最近の最先端のイメージセンサは画素部でも65nmとかのプロセスを使うのが(スマホ用では)当たり前になってきている現状からすれば、ある程度リーズナブルな価格で誰もが使うことが出来る(？)現実的なものな様に感じますし、
一体あとは製品化に向けて何が問題になっているのでしょうか？
(まあこのpaperに示されていない、他の重要な特性項目はまだ多くありますので、まだ色々と問題が残っている可能性はありそうですが^^;)
もしくは既に何かのカメラに載って製品化されているのを知らないだけなのか・・・
また、
前回のCaelesteとの共通点として、
1) 減らすべきノイズの対象を画素ソースフォロワトランジスタの1/fノイズとしている
2) 1)の対策として、画素ソースフォロワトランジスタをPMOSにしている
という全く同じアプローチをしているところも興味深いところです。
”最近のCMOSセンサの読み出しノイズの低ノイズ化には、画素ソースフォロワの1/fノイズ低減が一番の課題”
というのは、どうもどこも変わらない様子ですね。
CP+等で、間に別のテーマのエントリが挟まるかもしれませんが、私の熱がそれによって冷めていなければ(^^;)、この”1electron以下ノイズセンサシリーズ(？)”は、今後ももう少し続けたいと思っています。
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