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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

Read noise 1electron 以下のセンサーたち その4:静岡大 ~リセットゲートが無い!?25V!?やはり徹底的にFD容量低減図りました

さて、今週もアクセス数が減り続けても(^^;)マニアックに(?)件名のシリーズその4です。

前々々回
前々回前回の内、結局最も低ノイズな値を叩き出していたのは(限定的な条件下ではあるものの)最初のCaeleste0.34e-rmsでした。
今回の件は、私が見たことがある中では現状最も小さなReadノイズの値を叩き出している件になります。

 先週もチラッと書きましたが、日本の大学のイメージセンサ界(?)で勢力を東北大と二分する(?)
◆静岡大学
 の件になります。
ソースは今回はIISWでは無いのですが、やはり何故か(大学研究の宣伝、共同研究募集のため?)オープンになっているコチラから。

「A 0.27e− rms Read Noise 220-μV/e− Conversion Gain Reset-Gate-Less CMOS Image Sensor With 0.11-μm CIS Process」

「0.11um CMOSイメージセンサプロセスを用いた、リセットゲートの無い、リードノイズ0.27e-rmsでコンバージョンゲインが220uV/e-のCMOSイメージセンサ」
 邦題にベタに訳すとこんな感じでしょうか。
【概要】
以下三つの施策により、-10℃下において0.27e-rmsという超低ノイズな読み出しノイズのセンサを達成した
 ①転送MOSゲートとFD容量のカップリング低減により、転送ゲートの配線ラインからのノイズ混入の抑制
 ② ①に加えて、リセットゲートレスにすることにより、超高い電荷変換係数とすることによるノイズ抑制

 ③(folding-integration/cyclicADCと彼らが呼ぶ)ADCによる複数回サンプリングによって、1/fノイズを効果的に抑制
【その他の特性や仕様など】
・110nm 1P4M CMOSプロセス使用
19bitの分解能のADC使用 ←いったいどうやってオンチップ列ADCでこんな高精度を!?
・画素サイズ:11.2×5.6um
・有効画素数:35×512
・飽和電子数:1500eln
コンバージョンゲイン:220uV/eln
その他、明記されていませんが、アナログゲインとして128倍掛けている図の注記になっており、恐らく列アンプか何かを持っているものと思われます。



 もう今まで三つの低読み出しノイズセンサの集大成というか、
・低温
・FD容量低減 (結果コンバージョンゲインアップ)
・アナログ部分で高ゲインを掛けて読み出し

・ADでの複数回の信号サンプリング
 上記施策を惜しげもなく全て注ぎ込んで、とにかく読み出しノイズの低減に注力した感が伝わってきます。
今までの論文の中にあって使われていないのは、PMOSソースフォロワくらいではないでしょうか。

 中でも異質というか、目を引くのはタイトルにもある”Reset-Gate-Less”の文字です。
”一体じゃあどうやってリセットするんだよ!?”
と思いますよね?f(^^;)
それについては以下よりの図にて。


↑図1:冒頭【概要】②を主に説明する用の”リセットゲートレス”の図

FD容量(aの図の中央付近)から距離を置いたn型拡散層(aの図の右側)に、
リセット時に外部電源供給の25Vを掛けることにより
FD拡散との間のポテンシャルを下げることによるパンチスルーによって、FDをリセットする構成としている様子です。
結果、リセットMOSゲートを物理的になくし、(通常のCMOSセンサであれば画素に存在する)リセットMOSゲートとFD拡散部の重なり容量の寄生成分をなくすことが可能となった。
(≒その分FD容量の低減を図ることが出来た)
 うん、最早常人には考えつかない方法ですね(^^;)
何かリセットに掛ける電圧からしても、構造からしても、もうとにかくFD容量の低減を第一義に置いているという感がヒシヒシと伝わってきます。

25V掛けてポテンシャル障壁を下げてパンチスルーさせてリセットを掛けるこの方式だと、
画素ごとのFD部のリセット電圧がばらつきそうな気がします。
後ろの回路でCDS(≒リセットノイズ値とそれが重畳されたsignal値を差分)するので問題は無くなるということなのでしょうが、画素毎にあまりズレるようだとそれでも気持ち良くは無い感じがします。
(それとももしかすると、リセットMOSを用いた通常センサのリセットノイズ=KTCノイズと比べると、本paper方式のリセットの方が画素ばらつきはむしろ低減されたりするのでしょうか?)

後は何といっても25V・・・
大面積もしくは多画素もしくは高速読み出しセンサには向かなそうです。

また、上記の多画素と絡むかもしれませんが、狭画素ピッチ化も苦しいですね。
ちなみに、図から読み取ると、FD拡散部とリセット電源が入力される右側の拡散部の距離は、2.35um離れているということの様です。
つまり、110nmのCMOSプロセスを用いていようが何だろうが、画素ピッチは2.35um□よりも小さくは出来ないということになります。
そして実際この試作イメージセンサの画素サイズは、11.2×5.6umとなっています(←長方形画素となっている理由は不明)。

 ↑むしろ素人考えでは、どうせこれをやるなら2.35umよりも距離をもっと縮めてレイアウトして、リセットに必要な電源電圧値もその分25Vよりも引き下げる様にすれば、画素ピッチ的にもリセット電源電圧的にも共に都合が良い様に感じるのですが、何かそうできない理由があるものなのでしょうか?

 と、非難めいた(?)書き方をしてしまいましたが、それはやはりお門違いというもんで、
このpaperの”Introduction”には、科学or工業用途を想定していると思われる旨が書かれており、前回同様Single-Photon-Countingを目指しているであろう様子も書かれています。
ですので、私が頭の中でイメージしている様なデジタル一眼に積まれる様なImager用途は当面(永遠に?)想定はしていないと思われるため、上記私の観点はこのpaperの著者からすればズレた指摘なのだろうと思われます(^^;)


 また、冒頭の【概要】の①の転送MOSゲートとFDのカップリング低減の方法ですが、詳細はコチラのpaperに書かれている模様です。私はまだ読んでいませんが、こちらも無料みたいです。

軽く目を通すと、上図1の(a)の方のFD部の転送MOSゲート側表面にあるp+の拡散層がその味噌の様子で、
恐らくこのp+層を設けることにより、(リセットMOSゲート同様)転送MOSゲートとFD拡散部の重なり容量を低減することを狙っていると思われます。
が、これも(?)個人的には微妙で、
元々フォトダイオードからFD部への電荷転送は、転送MOSのチャネル部が反転してn型となり、同じn型同士のフォトダイオードとFD部を導通させることで成立するものと理解しているのですが、
その間にp+層が挟まってしまっては転送路が阻害されてしまって、うまく電荷転送出来なくなってしまうのでは?と思ってしまします。
 もちろん、この後この試作センサの特性値が出てくる訳ですから、全く転送出来ないとかそんなことはなくて、それなりにまともに転送は出来ているのでしょうが、
量産することを想定した場合、結構センシティブな製造ばらつき管理が求められそうな気がしてなりません。


 次に、冒頭の【概要】の③の19bit分解能のオンチップADCによる複数回信号サンプリングによる1/fノイズ低減に関してですが、
こちらも詳細は別paperにて書かれている様です。
それがコチラなのですが、こちらは有料の様なので流石に購入するのは避けましたf(^^;)
なので、詳細はわかりません。
信号を複数回サンプリングしてノイズ低減する方法は最近それなりに見られる様になってきた方法なので、そこまで驚かないのですが、
イメージセンサ上に作りこまれた19bit分解能のADCというのに私は初遭遇だったので、これにはかなり驚きです。
今までは精々14bit分解能というのが相場だと感じていましたので、それよりも更に5bit分も分解能が高いというのは一体どんなことをしたらその精度が出せるADが出来るのでしょうか・・・?



↑図2:Read Noiseの測定結果

共に-10℃下ですが、
上の(a)が、今回のFD容量低減施策①及び②を行ったもので、
下の(b)が、FD容量低減施策①及び②を行っていないものの(←もしかしたら①は行っているのかも)、
それぞれの画素の読み出しノイズのヒストグラムになっています。
概要③のCMS=相関複数回サンプリング?は、(a)、(b)共に行われているということです。

(a)のヒストグラムのピーク(≒縦軸がlogスケールであるので、事実上平均値もしくは中央値と思って良いと思いますが)値が0.27e-rmsの低ノイズを達成
(b)の従来タイプのセンサのヒストグラムのピークが0.44e-rms
ということで、かなりな改善が見られているということになります・・・というか、従来タイプのセンサでも随分と値は良いように思いますが(^^;)

※ちなみに上図のヒストグラムは図中の注記によれば、蓄積時間(≒ここでは暗時の露光時間)149mSecということなので、-10℃下ということもあり、暗電流はほぼ無関係と思われる条件になっています
 また、試作なので、画素数が少なく、上図ヒストグラムは15810画素で形成(?)されているようです



↑図3:一部の画素を複数回19bit列ADでサンプリングした結果のヒストグラム (トータル100000ポイント=延べ10万画素分)

これをこの論文では”Photoelectron-Counting-Histogram”と呼んでいます。
※図3は、図2と異なり、暗時のセンサ出力では無く、横軸がSignalですので、ある一定の光をセンサに入射させている時の結果になります

上段はλ=2.05、下段はλ=4の結果で、λは”average signal level”とのことですが、正直大学でほとんど勉強してこなかった私にはポアソン分布が理解できないので、ここで言っている意味が理解できませんf(^^;)

 ただわかるのは、図2と異なり図3のヒストグラムが人手形になる理由、
それは19bitの高分解能ADCのお陰もあり、低ノイズなセンサ信号なため、細い一山一山が1photon=1electronの読み出しノイズの分布(←致命的な誤記だったため修正しました)単位の信号分布を表しているであろうということ。
 なので、このヒストグラムを著者たちは”Photoelectron-Counting-Histogram”と呼んでいるのだと思いますが、
つまり、人手形のどの山に分布しているかで、その画素が受光したphoton数がわかってしまう(≒photon-counting出来てしまう)ということです。

逆に(?)これがノイズレベルが1electronとかあるセンサで同様のヒストを描いたとしても(そしてそのセンサに例え19bit分解能のADCが積まれていたとしても)、この様な人手形のヒストにはならず、
よく見る正規分布の形状になっているはずです。つまりそれではphoton-counting出来ません。

 ただ、図3でも、まだ人手の山の根元部分は隣の山とくっついてしまっており、そこでカウントされた画素出力の真値が山のどちら側に属するのか、これではわからない状態になっています。
これが、逆にまだreadノイズが0.27e-残っていることに由来するものだと推測されます。



↑図4:本paperで提案されたセンサで撮影したテストチャートの画像

上の図の(c)のみ、従来の≒0.44e-rmsの読み出しノイズのセンサで撮影された結果。
また、(b)と(c)の撮影光量条件は同等で、共にチャートの白い部分は1画素に対して8photoelectronの明るさとなっている。
(一番上の(a)のみもう少し明るく、20photoelectron相当)

(b)≒0.27e-rmsセンサと(c)≒0.44e-rmsセンサを比較すると、8electron相当の低照度下では差が明確で、断然今回提案の(b)のセンサの方が良いというアピールです。
ただし、まだ黒いところに薄く白く浮く画素があって、それをなくす≒更に読み出しノイズを低減するのが今後の課題です
という感じでしょうか。


 -10℃下での計測や撮影なのは、今回着眼している読み出しノイズとは無関係な、画素の暗電流がノイズに載ってくるのを嫌ってのことで、どうも低温にしなければ読み出し回路のノイズが下がらないとかそういったことでは無いようです。
 が、リセットゲートレスという奇抜な画素デバイス構造にして、結果25Vの外部リセット電源を要す様になったことと、
得られた0.27e-rmsという低い読み出しノイズという好結果
のバランスをどう捉えるかで、人によってこのセンサへの評価が変わりそうな気がします。
 また、この画素ピッチセンサで、飽和電子数が1500電子しかないというのも用途によっては痛いところかもしれません。
↑恐らく低ノイズ化のためにFD容量を小さくした結果、コンバージョンゲインが高くなりすぎて、読み出し系のどこかのDレンジで飽和が決まってしまっているということなのかと想像します。

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