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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

NHK スーパーハイビジョン用1.3億画素/60fps フルサイズ撮像素子発表 ~Forza silicon の1.3億画素60fps監視カメラとの関係は?

毎年この時期に、NHK放送技術研究所公開(通称”技研公開”)が行われます。
今年は5/29(木)~6/01(日)に公開されるようで、既に今年のパンフも出来上がったようです。

ここ二年、私も週末お邪魔して、このblogを始めた年から以下の様なエントリを立てているのですが、
'12 高速読み出し撮像素子用立体構造トランジスタ
'13 高速読み出し撮像素子用立体構造CMOSインバータ
'13 技研公開概要
'13 有機撮像デバイスに向けて
'12 8K4K120fps(スーパーハイビジョン向け)イメージセンサ


 今回、今年の技研公開用に(?)新たなCMOSイメージセンサの発表がありました。
概要としては、
 ・単板カラーCMOSセンサ
 ・光学フォーマットサイズ:フルサイズ(35mm:受光面対角長43.2mm)
 ・画素数:1.3億画素 (15360×8640)
 ・フレームレート:60fps


 今回発表センサは、上記過去エントリの最後にリンクしてある'12年の8K4K120fpsセンサの事実上ハイスペック版という位置づけのものなのかなと思います。

 フレームレートだけは後退してしまいNHKの提唱する”スーパーハイビジョン”の規格120fpsに届きませんが、何といっても1.3億画素(←今までのNHKの8K用センサは3300万画素。実にその4倍の画素数!)で60fpsのフレームレート
フルサイズセンサというおまけつき
そして、動画用センサとしては、現在公表されているセンサの中では最高の画素数だとか。

全く(色んな意味で)驚きのスペックです(^^;)。

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CMOSIS社の新たなグローバルシャッタ搭載センサ ~3.5um□ FD横2画素共通 表面照射型撮像素子

以前のエントリでも取り挙げたことがあるCMOSIS社
特にメジャーな会社でも無い(←関係者の方が見ていらしたら申し訳ありません。この会社の概要については以前のこのエントリの前半部分参照)のに、私がそれなりの頻度でblogにするのは”この会社が好きだから”・・・
ではなく、結構遠慮なく(?)”自社のセンサの詳細な内容を世にopenにするから”です。

 ちなみに”メジャーではない”などと断言してしまいましたが、カメラなどの分野ではそうですが、マシンビジョンなどの世界ではそれなりに名の売れた会社だと思われます。
以前書画カメラとして7000万画素フルサイズ撮像素子を製品化していますし、カメラの分野にしても、ライカのMブラックマジックデザイン(BMC)社のBMPC4K(ブラックマジックプロダクションカメラ4K)にCMOSIS社の撮像素子が搭載されていることがわかっています。

 今回は、本年6月中旬に米国ユタで開催されていたIISW時のCMOSIS社の発表資料のレジュメの様なものが出回っていましたので、そちらが元ネタのエントリになります。


↑上記CMOSIS社発表資料から ~グローバルシャッタ搭載センサの画素等価回路図


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オリンパス グローバルシャッター搭載の積層型CMOS開発 ~このセンサのFabもソニー??

 ISSCCというのをご存知でしょうか?
毎年2月に米国はサンフランシスコで開催される”半導体回路のオリンピック”と呼ばれる国際会議です。
正式名称は”International Solid-State Circuits Conference”(国際固体素子回路会議)で、採択率は3割前後という超難関
加えてもう一つ、”動作する実物を作っていないと発表する権利がない”という大きな特徴があります。
つまり、理論上可能かどうか怪しいタイムマシンについては勿論のこと、理屈上は可能なことが十分立証されている短期的未来に作製可能なものであったとしても”モノ”が無いと採択されることはありません。

 過去にはこんなソニーの超高速読み出しのデジタル出力センサが発表されましたし、今年もソニーパナソニックからも報告があり、センサ分野で全9件の発表中、日本勢が半数以上の5件を占めるという”日本電機業界最後の砦”を地で行く強さです(^^)。


 さて、前置きが長くなりました。
今回は、そんなISSCCから、オリンパスが報告したセンサ(撮像素子/CMOSイメージセンサ/imager)を採り挙げてみたいと思います。
 オリンパスは今回、”グローバルシャッター搭載の積層型CMOSセンサ を報告しました。
しかしながら、結論を先に書きますと、私の誤解が無ければ、完全なグローバルシャッターではないようです。
それでも十分凄い技術ではありますが・・・。 

 では以下より具体的に。写真は基本上記サイトからの転載となります。
尚、「」内は、私が勝手に資料内容から”こんな説明内容だったんだろうな”という完全な憶測で付記しています(^^;)
ご了承を。
Image1.jpg














↑ 発表資料をそのまま写真に収めたものと思われます。

恐らく導入部分。「CMOSセンサには元来動体撮影するとローリングシャッター歪みが出ます。グローバルシャッターなら歪みは出ません。何故ならフォトダイオードを全画素同時にリセットして読み出すからです。しかし弱点があります・・・」
 う~ん、ISSCCを聴講しにくる様な人にこの説明必要なのか?(^^;)

Image2.jpg














↑ 「従来のグローバルシャッターセンサーは、一時電荷保持容量であるFDを、入射光から守るために遮光したり、またシリコン中からの発生電荷を拾ってしまわないように、ポテンシャルバリアを設けたりしていました。しかし、この様な方式では、過去最小でも-100dB(←入射光に対して10万分の1程度の感度を保持部であるFDが持ってしまっていて、それが次フレームの残像になっていた)程度でした。」

Image3.jpg














↑ 「そこで今回当社では、フォトダイオードへの入射光から一時電荷保持容量への漏れ光を完全に無くすために、3次元積層構造を採用し、電荷保持容量部をフォトダイオードとは異なる積層レイヤに配置させ、更に積層間に遮光層を設けることにしました」

Image4.jpg

















↑「積層構造にするために、上下層を電気的に導通させる必要があり、この写真の様なマイクロバンプを用いて接続しています。バンプ間のピッチは8.6um。直径5um。高さ4umとなっています。」

※5umと4umという数字は元記事より。
また、今回のセンサの画素ピッチは4.3umとなっているようです。
つまり、8.6umというバンプのピッチでは4画素に一つしか、独立した導通を上下レイヤで持つことが出来ません
そのため、次の等価回路図に出てきますが、4画素でFD部を共有する回路構成となっているようです。

Image5.jpg














↑ 「画素部の等価回路図です。4画素でFDやSF、リセットトランジスタを共有しています。top基板側にフォトダイオードと転送、リセット、SFトランジスタ、及びFD部を配置。bottom基板側にグローバルシャッタ動作に必要な一時電荷保持容量部を作りこみました。上下の基板のつなぎ目は画素ソースフォロワの出力ノードをマイクロバンプでつないでいます。」

 ※後で、この等価回路図で予想されるグローバルシャッタ読み時の駆動タイミングを示しますが、上記等価回路を一瞥してすぐに、残念ながら”4画素同時に読むには加算以外に方法がない=上記セットの4画素に関しては、完全にグローバルシャッターを実現出来ていない”ということがわかります。
何故なら、FD及び画素ソースフォロワが4画素に一つしかないため、グローバルシャッタの”全画素同時リセット及び読み出し”の読み出し側が、同時に行うとどうしても加算になってしまうからです。

 恐らく、現状の技術では、まだ4.3umピッチでマイクロバンプで上下レイヤをつなぐことが歩留まり良く出来ないのではないでしょうか。
そのための画素ピッチの丁度倍の8.6umピッチでつなぐことにして、回路は仕方なく4画素共有としたと。
※オリジナル記事の方には、「マイクロバンプの接続の歩留まりは99.9%以上」という信じられないくらいの高い数字が載っています。
この数字を信じるならば、もう少し技術革新すれば、4.3umピッチのバンプ作製も99.9%とは言わないまでも量産可能なレベルにまで引き上げられる可能性は十分ありそうですね。

 ちなみに、本回路の駆動を考えるに、等価回路図の”SKIP”は、グローバルシャッタを行わずに従来のローリングシャッタ読みをする際にのみONするスイッチで、ENは逆にグローバルシャッタ読みをする時のみONするスイッチではないかと思います。

Image6.jpg














↑ 「実際に本センサで撮影した写真が左になります。右が比較のために従来のローリングシャッタCMOSセンサで撮影したものです。本センサで見事にローリングシャッタ歪みがなくなっているのがお分かりいただけると思います。」

 この写真の左側の注釈”4-times Frame-shutter”とはどういう意味でしょうか?
4画素でFD共通のため、4回読み出さないと全画素の絵が取得できないから、4フレーム分読み出したものをエンジンで合成したもの という様な意味でしょうか?
 最後のプレゼン資料に出てくる”30fps”は、この4フレーム分を1fpsとカウントした場合のフレームレートなのでしょうか?それとも全画素読み出すには30/4fpsのフレームレートになってしまうのでしょうか?

Image7.jpg














↑ 「本センサのフォトダイオードと電荷保持容量部の感度特性差です。
top基板側にあるフォトダイオードと160dB以上の差が確保されていることがわかります。」

※これは横軸はtop層側から入射させた光量(ルクス×秒)。つまり見方としては、きちんと遮光されたボトム基板側の電荷保持容量部が出す出力は、フォトダイオードと同じ出力を出さそうと思ったら、1億倍の光量を当てなければならず、逆に同じ光量をあてた場合には、フォトダイオードに対して(1/1億)しか出力を出さない≒つまり電荷保持容量部で発生してしまうノイズ(残像)成分は信号に対して(1/1億)しかない良い特性ですよ ということ。

 しかし、逆に興味深いのは、ボトム基板側に配置して、かつ間にシールド層を入れたにも関わらず、(1/1億)とはいえ感度を持ってしまうこと(^^;)。いや、「問題となるレベルではない」というご意見には同意します。単に「それでもわずかながら光が届いてしまうんだ」という驚きです。

 また、そもそも”従来センサの-100dB”という遮光能力では問題なのでしょうか?
次ページのプレゼン資料で、このセンサの飽和ホール数が30000ホール以上であることが示されます。
仮に飽和の30倍の光量がフォトダイオード面に当たったとして90万ホール。これの10万分の1しか保持容量にホール蓄積されないのだとすると、それでも9ホール程度しか出てこない計算です。
 う~ん、断言は出来ませんが、これは太陽か、夜の車のヘッドライトでも撮らない限りは事実上問題ないのでは?
 まあ従来センサが本当に-100dBの遮光性能があったかは逆に疑問ですが(^^;)

 ↑ 書いてからよくよく考えると、前提はメカのシャッターの無いシステムへの組み込みを想定しているセンサの話でしょうから、従来センサの最後に読み出される行は適切な露光量の調節もなく、1フレームの読み出し時間程度光があたりっぱなし。また、そもそもこの課題においてフォトダイオードの飽和がいくらかは本質的には関係ない。
 そう考えると、何だかやっぱり-100dB程度では通常使用においても問題が出るような気がしてきました(^^;)
これだとやっぱり

 このセンサの電源電圧が何Vなのか不明なため、なんとも言えませんが、3.3Vかもしくは2.8V程度と予想すると、むしろその電源電圧においてグローバルシャッタを実現した上で30000ホールの飽和を確保しているということの方が偉業の様に感じてしまいます。←当然これは積層型にしてフォトダイオードとは別の場所に電荷保持容量を形成できたため、フォトダイオードの面積を圧迫しなくて済んだ恩恵であろうと予想します。
 こっちをもっと大々的にアピールした方がいいんじゃないかな?

Image8.jpg














↑ 「最後に本センサのスペックまとめです。」

やっぱり、積層型ともなると6層メタル配線くらい必要になるのですね。この内グローバルシャッターとして増加してしまった分は何メタル分なのでしょうか?
どちらにしても、配線層の増加とそもそも積層型とすることで、かなりなコスト高にはなりそう・・・・・・なのですが、
ソニーは積層型センサを最もコスト競争力が必要そうなスマホ向けに量産しています。
ソニー曰く「top層にはセンサに最適なプロセスを、ボトム側にはロジックに最適なプロセスを それぞれ用いて作製した基板を張り合わせるので、双方を一つの基板に形成するよりも歩留まりが良い」のだとか。
今回のオリンパスのは、この構成だとボトム基板側にもアナログ回路が存在するはずなので、上記と同じ理屈は成り立ちませんが、実際のところは如何なものなのでしょうか?

 また、画素数は704×512≒36万画素 程度なので、まだまだ完全に試作レベルですね。←監視カメラ程度なら使える画素数かもしれませんが、監視カメラにわざわざグローバルシャッタセンサを意地で投入する必要はなさそうですし(^^;)。
 4.3umピッチでそのままフォーサーズサイズまで引き伸ばせば1200万画素少々ということで、最近のフォーサーズが1600万画素台が主流なので、グローバルシャッター機能を全面に押し出せば、ギリギリ商品性がある画素数のセンサになるように思います。
そこまで考えての開発でしょうか?←期待したいです。

5c66ed1d.png











 ↑ 最後に私が勝手に作成した、このオリンパスセンサのグローバルシャッタ駆動時のタイミングチャートです。
 上の等価回路図を合わせてご覧ください。
注!!)このセンサは等価回路図を見ると、どうもホール蓄積型で、画素MOSは全てpMOSで形成されているようです。
そのため、ゲートパルスの極性として、Low=Activeで上記タイミングチャートは記載しています。

細かいところは異なるかもしれませんが、概略動作として合っているのではないかと思っています。
詳細の説明は省きますが、ここで着目したいのは、グローバルシャッタとして重要なフォトダイオードの同時リセットは可能ですが、赤い転送パルス部分が、どうしても4画素同時には出来そうもありません。
注) このチャートの横軸は時間(t)です。


 最後になりますが、最大の興味がある疑問を。
”このセンサを作っているFabはどこか?”

 ちなみにオリンパスはFabレス会社です。つまり自社で設計はしますが、半導体工場は持っていないため、どこかに依頼しないとセンサ製造自体はムリです。
 まともに考えると簡単な消去法でソニーが浮かびそうです。
こんな積層型センサなんて、マニアックな凄いものを、そうそう簡単にいくつものメーカーが作れるようになる気がしませんから・・・・・・
 しかし、裏面照射型センサは、あっという間に今や複数の会社が量産していますので、もしかしたらこの積層型センサもソニー製でない可能性も!!??

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NHK技研公開2012 ('12/05/27) ~8K4K / 120fps スーパーハイビジョン向けイメージセンサ


↑NHK技研公開で展示されていた、8K4Kスーパーハイビジョン用3300万画素120fpsモノクロイメージセンサ

KIMG0334.jpg














↑ センサと共に展示してあった主要specが記載されたボード。わかりにくいですが、左が今回のイメージセンサのもの

KIMG0333.jpg














↑ 同じく説明ボード。96ch並列読み出しをしていることなどが読み取れる

KIMG0330.jpg














 ↑冒頭写真のイメージャーを搭載した日立製カメラ


 以前NHK技研公開2012の立体構造トランジスタ編の続編です。

NHKは従来より、2020年前後のスーパーハイビジョン(現行地デジ放送=フルHD=1920×1080の16倍の情報量を持つ)放送の実現を狙っており、そのための撮像素子(イメージセンサ / イメージャー)の研究開発を行っています。

 その成果の一つが冒頭1枚目の写真のイメージャーです。
恐らく本年2月のISSCC(←毎年1回アメリカで開催される半導体業界のオリンピックと呼ばれているカンファレンス。論文採択率2~3割という超ハイステータス会議)で発表していたイメージャーと同一のものだと思われます。

 今回のイメージャーの特性等の概略は・・・
有効画素数: 7680×4320
フレームレート: 120fps
画素ピッチ: 2.8μm□
AD分解能: 12bit
消費電力: 2.5W
有効画素領域対角長:24.7mm (←1.5インチ型)
アスペクト比:16:9

 有効画素領域のサイズとしては、(縦横比は全く異なりますが)一眼レフカメラ用センサで言うところの”APS-C”サイズより一回り小さいくらいのイメージでしょうか。
その他、3枚目の写真から、8K4K画素12bitデータを120fpsで読み出すために、並列96チャンネル読み出しを行っていることもわかります。このくらいのデータレートを達成しようとすると、最早こんなにたくさんの読み出しチャンネルが必要になってしまうんですね(^^;)
 また順番が逆になってしまいましたが、3枚目の写真のセンサの構成から明らかな様にCMOSイメージセンサです。
今後、高解像度(≒多画素)&高フレームレート化が進むと、特殊用途を除ききっとCCDは絶滅していってしまうんでしょう。


 さて、このイメージセンサは静岡大学との共同研究であったと思いますが、今回進化のポイントは、2枚目の写真の表などから主に以下2点であると思われます。
 フレームレート⇒以前の倍
 消費電力 ⇒2/3倍

 ISSCCでの報告概略によると、上記双方を達成するために今回AD変換器に工夫が凝らされているそうで、
12bit分解能の列ADを、上位4bit / 下位8bit の2段構成にしたとのこと。
ADの形式としては”サイクリック(cyclic)”方式と呼ばれるものなのですが、私ADCに明るくないのでこの方式を的確に説明することができません(^^;)
 ですので、一番重要な”何故2段構成にすると変換スピードが速くなり、かつ消費電力が小さくなるのか?”というところがわかっていません。

 こういう機会に勉強したいのですが、ISSCCの報告資料などはどこで手に入るのでしょうか?
やはり基本お金を払うしか入手手段はないものなのでしょうか?

 疑問文ばかりになってしまいましたが、どなたか詳しい方、この2段構成で変換時間が短く済む理由と共に御教示お願いします(__)


 さて、冒頭写真4枚目は実際に試作されたセンサが実装されたカメラ筐体です。
写真では大きさはわかりにくいですが、かなり大きいです。
普通の日本人であれば、あれを肩載せして撮影・・・というのは無理だと思います(^^;)
今回モノクロセンサで3板式にしているせいで大きいというのがあると思いますが、消費電力2.5Wということで、放熱のために大きくなっているというのもあると思います。

 また、実際にこのカメラで撮影された動画像がその場で流されていました。
展示中ずっと流されていましたので、カメラとして継続使用に関して問題はないようです(温度上昇のために休ませなければならないとかいうことは無いようです(^^;))。
その動画像自体は(外部で相当補正しているのかもしれませんが、)素人の私が見る分には十分綺麗で、家庭の視聴機器と放送設備さえ揃えばすぐにでも公共電波に載せても問題ないものの様に感じました。


 

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NHK技研公開2012 ('12/05/27) ~高速読み出し撮像素子用立体構造トランジスタ



 随分と時間が経ってしまいましたが、去る5/27、NHK技研公開に行って来ました。
(NHK技研公開とは、毎年年一回この時期にNHK技術研究所が一般向けに研究成果を公開する場です。
NHK技研にて行われます。ちなみにNHK技研は用賀のあたりにあります。詳しくは以下
http://www.nhk.or.jp/strl/open2012/html/tenji/index.html)
ネットで随所に8K4K用センサの話は載っていると思いますので、イメージャーマニアとしては、その更に次世代用として気になる技術についてblogに残しておこうと思います。


 技研公開には初めて行ったのですが、実機展示があるものと、次世代用研究成果報告としてポスター展示のみのものと二通りあるようです。
 今回写真にあげているのは実機展示のないポスター展示のものの方です。
実機がないのでちょっと地味で、かつupするのに解像度落としてしまったので文字が読みにくくすみません。

 タイトルは
”画素並列信号処理3次元構造撮像デバイス ~超高精細・高フレームレートカメラの実現に向けて”
 となっています。
しかし、今回の報告はぶっちゃけて言うとまだそんなデバイスは出来ておらず、その前前段階くらいの”3次元構造の信号処理回路用のトランジスタ単体の試作及び特性確認ができました”というものでした。

 少し話を戻して、NHK技研の言う”超高精細・高フレームレート”というのはどのくらいのもののことを言っているのかというと、展示員の方との話ではどうやら”8K4K以上/120fps以上”をイメージしているようでした。
 ”8K4K/120fpsのイメージャーはなんとか試作できたものの、その更に先を見た場合にもう現行の”列並列読み出しは限界だ”
 というところから、このポスター展示の研究はスタートしているそうです。

 ”列並列読み出し”が限界なら、どうするのかというと、”画素並列読み出し”しかない! ということのようです。
 つまり、現行のCMOSイメージャー(=撮像素子/センサ)は、同じ列にある画素信号データを同じ読み出し回路を用いて時分割して読み出しているのが一般的ですが、それで画素数及びフレームレートを上げていくと、1画素の信号を読むために充てられる時間が1uSecとかそういうオーダーの時間しか割り振れなくなってしまいます。
それでは十分な信号の質(≒画質)を保ったまま読み出すには不十分な時間になってしまいます。
 だから”列で読み出し回路を共有させずに、画素ごとに読み出し回路を3次元方向=センサの基板深さ方向に個別に作って全画素同時読み出しをしてしまおう!”
  というところまでが、写真のパネルの左上”はじめに”で主張していることです。


 その心意気や良し! しかしどうやって!?

従来シリコン表面上に作成していたトランジスタを、イメージ的には入力をシリコン表面から入れ、その出力をシリコン基板の裏面へ出せることが出来るようにして、
画素信号処理に必要な回路を形成可能なトランジスタ数を確保できる面積になるまでひたすらシリコン基板を縦方向に張り合わせていく・・・・・・

 なんて豪奢で男前な発想・・・脱帽です(^^;)

 画素ピッチは数um□のセンサをイメージしているみたいです。
そして、その画素面積の中に、信号処理用のADC(analog-digital converter)まで仕込む算段だそうです。
 聞く限り私の感覚では、上記回路規模を上記面積内に作りこもうとした場合、1回シリコンを張り合わせたくらいでは実現できそうにありません。

 ソニーを始め、既に裏面照射型のイメージセンサは複数の会社で実用化済みです。
彼らも同様にシリコン同士の貼りあわせ面で画素毎に最低一箇所は電気的導通を確保しなければならないので、もしかしたらその様な貼り合わせ技術は既に障壁はほとんどないのかもしれません。

 しかし上記裏面照射センサですら、恐らく歩留まり低下や製造工程数増のため表面照射型センサよりもコスト高が叫ばれています。
 その様な貼り合わせ作業を更に複数回繰り返してイメージセンサを製造する・・・
正に研究、正にNHK
民間企業にはなかなか出来ないコスト度外視、量産度外視の発想。でもこういう民間企業が手を出しにくい研究が出来るのも公共機関(?)の義務でもあるような気がするので、おおいにやってもらった方が良いのかもしれません。


 ちなみに話が個人的所感に逸れてしまいましたが、写真のパネルでの報告では、上記
”3次元構造トランジスタ単体の入出力特性が、従来表面型(?)のトランジスタ単体特性と等しいものが出せるところまでは試作をして確認できました”
 というものでした。

 最後に展示員の方に「いつ頃実用化とかそういう計画はあるのですか?」と質問したところ
「こういう研究ですから10年後にどうなっているか・・・」
(↑色んな意味で成功しているのか不成功なのかで全く動向が変化するので我々にも予測不能ですという様なニュアンスでした)

 個人的には面白いと思うので、是非とも実用化してもらいたいので「来年の報告を楽しみにしています。がんばってください」と、第三者の気楽さで返答してしまいました(^^;)。
 という訳で来年も見学させてもらおうかなと思っています。


ps こんな硬い内容のレポートも多い中、何故かこのNHK技研公開という場には家族子供連れが多数見られます。
不思議

ps2 研究員が技研公開を案内してれるツアー(1時間程度)があるので参加してみました。
が、あたった研究員がハズレだったのか今ひとつ。次回以降は、このツアーには参加する必要はないなと思いました。←自分向けの備忘録として(^^;)

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