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Imager マニア

デジカメ / デジタルビデオカメラ / スマホ用の撮像素子(イメージセンサ/imager/CMOSセンサ)について、マニアな情報や私見を徒然なるままに述べるBlogです(^^;)

IISW (International Image Sensor Workshop) 2015 プログラム公開 ~その2

タイトル通りで、先週のエントリの続きです。

という訳で、今回はセッション3以降で私がタイトルから興味を惹かれるものを、以下順不同で。

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IISW (International Image Sensor Workshop) 2015 プログラム公開

今回もタイトル通りで特に捻りも何も無いのですが(^^;)、私なりにまずプログラムを見て感じたところを残しておきたいと思います。

 半導体の季節ものイベント、ISSCCVLSIシンポジウムIEDM(順不同)ですが、これらはあくまで”半導体全般の”国際会議(?学会)です。
ではIISWとは何ぞや?ということですが、タイトルの()内の正式名称の通り”イメージセンサ専門の”国際会議ということになろうかと思います。
ですので、イメージセンサに関連する発表件数が、冒頭三つの半導体国際会議よりもIISWの方が格段に多くなるのが特徴(?)で、その代わり(?)奇数年の隔年開催となります。
開催場所はどういう風に決めているのか私は知りませんが、今年はオランダの様です。
過去比較的、アメリカと日本開催が多いという印象です。

そして、Imagerマニアとしてこの会議(?)の最も嬉しい特徴・・・それが、開催の約半年後くらいに、”発表資料がすべてHP上に公表される”ということ(2013年のプログラム参照してみてください。全部無条件かつ無料で閲覧可能です)。
これは、タイムラグは発生するけれども、実際にオランダに足を運ばなくても、資料だけは出席者と同じものが手に入るということです。
(ISSCC、VLSIシンポジウム、IEDMは基本は出席しないと手に入りません)
私の様な趣味人には嬉しい限りの特徴です(^^)

 さて、ではまだ隅々まで目は通せていないのですが、毎度徒然なるままに、以下より。

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ソニーの次期センサは画素毎に積層bottom基板とコンタクト? ~Ziptronix社との特許契約から

今回は、先々週までのISSCCネタから少し離れて、いつも情報源として(勝手に)お世話になっているコチラのサイトニュースから。

 しばらく前、上記サイトで、ソニーがZiptronixという聞きなれない会社から、新たに積層型センサのためのウェハ貼り合わせの特許ライセンス契約を結んだという様な内容のニュースを読んでいました。
(あくまで、上記情報をオープンにしたのはZiptronix社であって、ソニーがわざわざオープンにしている情報ではありません。恐らくZiptronix社はソニーとライセンス契約を結んだことを公にして、自社パテントの優秀さを世に宣伝することが目的の発表だと思われます)

 今回、上記パテントによって実現出来るであろう具体的な構造が示されたプレゼン資料が掲載されていましたので、採り上げたいと思います。

↑Ziptronix社が公表する(思う?)積層型センサ(Stacked Image Sensor)の歴史要点

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ISSCC2015 SamsungのAlways On超低消費電力モードありセンサ ~必要な時にはフルResolution

先週に続き、ISSCCネタです。
そして先週と同様、こちらのblogを読んでみました。

(ちなみに以前はこんな感じで一般向けWeb媒体であるデジカメwatchでも、ISSCCネタを取り扱っていたのに、今では割と専門誌である日経エレクトロニクスでさえ、一般的なイメージセンサの扱いはこんな程度で終わらされていて寂しい限りです--;。もう一般的なイメージャーは注目されず、今回のISSCCはテーマ通りIoTやビッグデータ向けの技術に大きな注目が集まっていた様です)

 さて、冒頭リンク先のblogでの順番で行けば、NHK(ForzaSilicon)の133Mピクセル120fpsセンサなのですが、
さらっと目を通す限り、2013年のIISWにてForzaが発表した内容以上のことが(少なくとも上記リンク先のblog記事からは)読み取れませんでした。
ですので、それをもう一度ここで書くのはつまらないので、NHKセンサの件はスルーすることにして、今回は次のSamsungの件を採り挙げてみたいと思います。

ちなみに、このSamsungのISSCCの発表タイトルは以下となっています。

”A 45.5μW 15fps Always-On CMOS Image Sensor for Mobile and Wearable Devices”


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1.3億画素60fps(SHV用)センサの概要が来年ISSCCで発表 その2 ~結局画素から列アンプまでこんなに高速にアナログ信号を読み出せる理由はわかりませんが・・・

今回は、タイトルの前回エントリの続きです。
主にIISW2013年Forza Siliconの発表の内容から。


↑ 前回採り挙げたIISW2011年のForzaの発表資料から転載しわすれた、試作チップのレイアウト図
M=50(50列でADC等をshareした)の場合。

列で共有するバッファー部とADCとをチップ中央部に寄せてレイアウトし、左右の余ったスペースに”digital block”(恐らくセンサを駆動するタイミングジェネレータや信号処理用のDFEやDSPで、写真の右下のペルシャ絨毯模様みたいな方)と”reference generator circuitry”(列アンプや列ADC等に必要な基準電圧及び参照電圧生成回路で恐らく写真左下側に配置されている)が、チップが効率良く方形になるようにレイアウトされているようです。

右の表の方は、元々この発表自体は”ForzaがADC等を列で共有するこの種のセンサを作る時の諸条件(≒仕様)から最適値を設計時に求めることが出来るモデルを作りました”というのが主旨だったため、”実際試作したら、我々が立てたモデル通りの特性(バッファーの消費電力/レイアウト面積/ノイズ)のセンサが出来ました”というのをアピールするための結果になっていますね。

 さて、2013年の方はと言いますと、タイトルは
”Design of Analog Readout Circuitry with Front-end Multiplexing for Column Parallel Image Sensors”
  2年経って、前回の2011の”Analysis”(分析)から”Design”(設計)にタイトルの冒頭がより実践的なものに変わっています。

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