Imager マニア

今回、私がこのCMOSIS社の素子に注目した理由は、冒頭の”情報をオープンにしてくれるから”以外に、以下があります。
　①3.5um□ピッチ(という小さい画素ピッチで)グローバルシャッタ機能を実現しているところ
　②FD2画素共通であるにも関わらず、グローバルシャッタ機能を実現しているところ
　③リアルだと思われる画素の平面レイアウトを公表しているところ
　④ ③の画素レイアウトが、メタル2層だけで、上図の(割と複雑な)回路を描いているところ
　⑤ ①と④で実効的なフォトダイオードの面積が小さいにも関わらず、表面照射型だったこと


　①については、CMOSIS社の製品ページを見ると、
・CMV12000　←画素ピッチ5.5um□　グローバルシャッタ機能搭載　　(←BMPC4K搭載)
・CMV7000　  ←画素ピッチ3.1um□　グローバルシャッタ機能非搭載　(←書画カメラ搭載)

同じページの同社の製品ラインナップにおいてグローバルシャッタ機能を搭載していないのはCMV7000というセンサのみで、それ以外のセンサは全てグローバルシャッタ機能搭載です。
そして、CMV7000は、同社の汎用センサの中で最も小さい画素ピッチの製品の様です。
　上記から、恐らくは”CMV7000にも可能であればグローバルシャッタ機能を搭載したかったが、画素ピッチが小さいので(グローバルシャッタ機能搭載による)弊害が大きいので断念した”のではないかと思われます。

　そんな中での今回の”3.5um□ピッチ画素でのグローバルシャッタ機能搭載”報告です。
気になりました。そして

”じゃあその実現方法は？単なる(半導体プロセスの)微細化の進展？”
　⇒ナニ！？　横FD2画素共通だと！？

となり、イッキに興味が湧きました。
それに加えて
”FD2画素共通にしたら、グローバルシャッタは原理的に無理じゃないか！”
と思ったというのもあります。

(ちなみに発表資料を読むと、プロセスの微細化も同時に行っている様です。5.5um□の方は、0.18umプロセス。今回はSTMicroelectronicsの110nmプロセスにしたとのことです。配線は90nmのCuプロセス)


　では上記について、以下順に今回のCMOSIS社のセンサを見ていきたいと思います。

　以前blogで取り挙げたBMPC4K搭載撮像素子のグローバルシャッタ方式と以下基本は一緒の様です。

　・画素の中に信号及び(リセットなどの)ノイズ一時保持用の容量が存在
　・上記画素内の容量へ信号等をかきこんだり、かきこみor読み出し順制御のための、M4～M9までのトランジスタが存在
　このため、CMOSIS社のグローバルシャッタセンサは、以前は1画素に8トランジスタ存在するセンサとなっていました。

　今回上記②のCMOSIS社のグローバルシャッタ機能搭載センサの大きな特徴の内の一つ、”横FD2画素共通”
これは実際には、①の”3.5um□ピッチ画素でのグローバルシャッタ機能搭載”を実現するために、考え抜いた上での苦肉の策だったのではないかと思います。

　FD2画素共通にすることにより、上図等価回路図のM3～5の三つのトランジスタが2画素で共有することが出来、結果
13トランジスタ/2画素＝6.5トランジスタ/1画素
と、BMPC搭載素子の8トランジスタ/画素から1.5トランジスタ減らすことが出来ています。
本音を言えば、元々からして1画素のトランジスタと容量が多いので、もっと減らしたいという気がしますが、まあ1画素に8トランジスタを詰め込んでの3.5um□ピッチ化と比べればそれでもかなりマシというか、フォトダイオード自体の開口率は随分と回復するように思います。
　
　
　次に、”どうやって(FD2画素共通での)グローバルシャッタ機能を実現しているのか？”
これは悪く言えば(≒厳密に言えば)ウソをついています。
が、ほとんどの用途に対しては、”実用上問題はない”という、良い意味での割り切った考え方に、私は少なからず感銘を受けました(^^;)

　↑読み出しのためのセンサ駆動パターン
FDが共通になっている横のPDaとPDbから、”順に”、同画素内の一時電荷保持用のそれぞれC1a、C2a及びC1b、C2bに信号を読み出しているのです。

　ここで注意したいのは、通常のローリングシャッタのCMOSセンサは、画素信号をセンサ外に読み出すまで、本当に1行毎に走査していきますが(つまり、画素数やセンサ固有の読み出し速度に大きく依存しますが、読み出し最初の行と最後の行での露光時間のズレは例えば100mSecとかそういう時間になりますが)、このCMOSISのセンサは
あくまで順に読み出すのは”フォトダイオードから同じ画素内に用意してある容量まで”の話です。
ですので、発表資料によれば、どんなに大きなセンサでも数10uSec(=
few tens of microseconds)程度もあればFD共通の最初の画素から信号を読み終えることが出来るとのニュアンスになっています。
そして、隣のもう一方のフォトダイオードの信号を同じ画素内の容量へ読み出す。その後、ゆっくりと(？)通常のCMOSセンサの様に行毎に信号をセンサ外に読み出す。

　この場合、蓄積の同時性という観点では、全画素内にPDaとPDbの2種類しか存在しませんので、最大で露光時間のズレは(全画面内で)数10uSec程度のズレしか存在しないことになります。
100mSecと比較すれば3桁落ちですし、実際問題として通常のカメラで考えてよければ、目の前を新幹線が横切ったりしなければ問題無いのではないでしょうか？(←しかも、通常のローリングシャッター歪みとは異なり、画面の上下で蓄積の同時性が順次ずれていく訳ではありませんので、よくあるローリングシャッター歪みの作例で、電車や車のノーズが斜めになるという様な見え方にはならないはずで、新幹線でも普通は気づけないのではないかと思います。)

　また、右下の図の様に、(ベイヤ配列カラーフィルタ前提ではありますが、)ベイヤの構成単位カルテット(？)になる4画素は、同時にフォトダイオードから画素内の容量に読みだされるように作られているそうで、上記蓄積のズレの見え方は問題無い方向になりそうです。


　そして、③の画素レイアウトが以下です。

水色のところは、実際そういうメタルのパターンが存在している訳ではなくて、報告資料用に”水色のところがトランジスタか配線の領域だよ”というのを示すために塗られています。
　つまり、逆に言うと、水色でなく開口しているところが”実際に受光可能なフォトダイオードの領域”(≒緑色のところ)ということになりますね。
見た目ですが、”開口率3割いくかいかないか”程度では無いでしょうか？
3.5um□のグローバルシャッタ搭載とは言え、如何にも厳しそうですね(^^;)

良く見ると、水色の下にリアルと思われるメタル等の配線パターンが描かれています。
気合入れて冒頭の画素等価回路図と対応取りたいなと思いましたが、面倒になって断念しました(^^;)

　そして④の画素配線メタル総数。
そんな解読するのが面倒になるほどの画素回路を、何とメタル2層だけで描くという、これまた脱帽な(^^;)
通常の画素回路であろうと思われる、ニコンD5200搭載の東芝製撮像素子などでもメタル4層も使われていることもある(←中段あたりの表参照)というのに・・・です。

　そして⑤の表面照射型である件が、上図画素レイアウトを見て明らかとなりました。
私はてっきり、冒頭の画素等価回路図であれば”裏面照射型でなければ入りきらないだろう”と決め手掛かっていましたが、開口率3割程度にしてしまっても無理矢理表面側に詰め込んでいたのですね。
これまた脱帽です(^^;)


　以下、余談ですが、

↑このセンサ、列毎に上下に読み出し方向を分けているのですが、Select配線の繋ぎ方がおもしろくて、上図緑のように、同じ行Select線を斜め方向の画素同士でシェアしています。
これは、「共通のFD同士の画素でビニングを行う際には読み出しが高速化出来るから」という風に書いてあります。(←恐らくビニングの際は、1行飛ばしでSelect配線を駆動するからという意味だと思われます)
”なるほど！これも頭いい！”　と思ったのですが、良く考えたらそれは”横方向の2画素でFDを共有したから”であって、”縦方向の2画素でFDを共有すれば別にそんなイレギュラーなことする必要なかったのじゃ！？”と思うのですがどうでしょうか？
まあレイアウトの都合上、横方向の2画素でFDを共通にした方が良かったということなのかもしれませんが・・・。

　最後に、このCMOSISの基本特性表です。