前回エントリで報告しましたように、
NHK技研公開に行ってきました。
今回はその第二弾になります。
実は、
昨年から私が一番注目している研究です。
展示ブース名は、
”次世代撮像デバイスに向けた要素技術”となっていました。
前回エントリで「今回の技研公開は新たな撮像素子の登場は無し」と書きました。それは本当なのですが、
次世代の撮像素子に向けた”超”要素技術の研究報告はなされていました。
それが今回のエントリ内容です。
[2回]
前置きで研究の背景を。写真で簡単に。
↑NHK技研の今後の研究開発目標
2016年のスーパーハイビジョンの実用化試験放送
の更に先もあって、それが2030年頃の
”空間像再生型立体テレビ”
↑
”空間像再生型立体テレビとは恐らくこんなもの。
下のモニタに映っている相撲の取り組み。
なんかちょっと
奥行きがあるように見えないでしょうか。更に言うと、
撮影の方で多面的に撮ったソースであれば、回り込むと力士の側面も見える感じだと思います。
少し余談に逸れますが、この再生しているモニタ
、アストロデザインのものでしたが・・・
↑恐らく8インチ程度の大きさでしたが、
何と！4K(≒ウルトラHD＝3840×2160)液晶ディスプレイ
世間で評価の高いAppleのRetinaディスプレイでも、例えば13インチMac bookで横2.5K解像度程度。
”研究用・業務用ともなるとやはり違うな”と驚いた次第。
しかし、
”そんなに解像度があっても力士の映像に全く解像感が感じられないのは何故か！？”
(私詳しくは無いですが、)ディスプレイの前にレンズアレイが更に並んでおり、そのレンズピッチが1mm程度。そのレンズが全画面に渡って並べられており、その総数は246×119個。
見ている
人間の目にはたった246×119ドット程度の粗い解像度にしか見えないからです。
しかし、その代わり(？)、1レンズの中に液晶ディスプレイのドットが(1000÷55.5≒)18×18＝324ドット存在し、単純に言えば、見ている人の角度によって(ソース映像さえ対応していれば)最高324種類の角度の映像を見ることが出来るという仕掛けです。
NHKは、これをTVにしたものを
”インテグラル立体テレビ”と呼んでいて、これを2030年前後に実現したいと考えている様です。
で、説明員の方のお話などでは、上記
インテグラルTVの映像ソースに必要な撮像素子は「理想的には10億画素程度欲しい」 (※参考：スーパーハイビジョン用撮像素子で3300万画素程度)
⇒
10億画素でTV映像用に
60fpsや120fpsで撮像素子から映像信号を読み出そうとすると、現状CMOSセンサで主流の
”列並列読み出し”方式ではとても読み出し時間が足りそうにない。 ↓そのことが、本展示ブースの以下のパネルにて説明されている
↑ そこで、更なる高速読み出し撮像素子用の要素技術として
”3次元構造撮像デバイス”
というのを研究している。
要は、列並列読み出しをやめて、
”画素並列読み出し”方式が可能になれば、同じ画素数なら今より遥かに速く、画素数が増えても今までと同程度のスピードで、撮像信号を読み出すことが可能になるじゃないか、と。
”じゃあ、どうやって画素並列読み出しを可能にするの？”
⇒
画素信号を(今までの様にチップの平面方向に読み出さずに、)
チップの深さ方向(Z方向？)
に読み出せばいいじゃないか ⇒”じゃあどうやって深さ方向に読み出すのさ？”
⇒(裏面照射型センサみたいに)
ウェハ基板をどんどん張り合わせていって、読み出し回路を画素毎独立に作っていけばいいじゃない
というとっても無邪気で奔放な(^^;)発想の元に立った研究です。
昨年は、重ね合わせた基板の深さ方向に回路を形成するために、
「一つのトランジスタを一つの基板に作製し、その入力を表側、出力を裏側に端子を出し、単体のトランジスタ特性(Id-Vd特性とON-OFF特性)で通常のトランジスタとひけを取らないものが作製できることを確認しました」
というものでした。
今年は、同様な目的で今度は、
「CMOSインバータを構成するためのnMOSとpMOSをそれぞれ別基板に作製し、それぞれのトランジスタの入力及び出力の2箇所を、”それぞれの基板を張り合わせることにより”接続させ、CMOSインバータを作製しました。また、その入出力特性が問題ないことを確認しました」
というものでした。
↑上記説明のパネルも存在したのですが、何故かNHK技研公開としてはめずらしく、”撮影禁止”の文字がありました。
ので、残念ながらここでお見せすることが出来ません(--;)
同じく撮影禁止でしたが、
今年は(昨年の様にポスター展示だけではなく)実際に張り合わせて作製したトランジスタに通電し、インバータの入力に方形波を入力し、出力をモニタした結果をオシロスコープで表示する実機(？)展示も行っていました。
展示されていた
実チップは2cm角程度の大きさに見えました。展示パネルでは
W=2um程度のトランジスタ一対ずつ作製しただけになっていますが、それにしては馬鹿でかいチップです。
以下、説明員の方とのやり取りの一部です。
「今回の試作は何インチウェハで行ったのですか？」私
⇒「
8インチウェハです」説明員
「じゃあ8インチ基板同士を張り合わせたのですか？」私
⇒「本来そうしたいし、そうすべきなのですが、今回はまだ難しかったで、
ダイシング後にチップ同士を張り合わせました」
※つまり、
まだウェハ単位同士で2um程度のパタンを位置ずれなく張り合わせるというのは、技術的に困難だということなのでしょう。
「ターゲットとされている画素ピッチはだいたい何um□くらいを想定されているのですか？」私
⇒「
2um程度です。が、検討段階では恐らく10um～20umくらいの画素で行うと思います」説明員
※10億画素というと、ざっくり4万列×2万列。1画素2um□をターゲットとしているとすると、センサの撮像領域のサイズがざっと80cm×40cm。
これでは
現在のフルサイズ用撮像素子よりも2回り以上大きい。
これでは、光学系を含めた筐体が大きくなってしまうし、
何より汎用で売られているレンズがmaxフルサイズ(36×24mm)までしかカバーしたものがないので、専用レンズまで開発しなければならなくなってしまう。
一つ前のエントリのアストロデザイン筐体の小さな筐体に収まっているイメージセンサが約1.5インチでAPS-Cサイズよりも一回り小さい程度(対角が27～28mm)。
↑この大きさを狙うには、画素数を1億画素以下に抑えるか、画素ピッチを0.6um□(！！)程度に更に微細化する必要あり。
また、今回玄関ホールに展示してあった以下↓写真の日立国際電気製の片載せ可能なカメラ
↑このカメラの撮像素子が2.5インチで、概略フルサイズと等しい。
大きくなってもここまでの大きさに抑えるべきだと思います。なので、この場合であっても、
2億画素少々までの画素数の撮像素子にするか画素ピッチを1um□程度にまで微細化する必要がありそうです。
「画素毎にADを積もうとされているようですが、2umの画素ピッチだと、だいたい
何枚くらい基板を重ねれば所望の回路が積める計算ですか？」私
⇒「
3～5枚と考えています」説明員
「基板を張り合わせるのに、基板のバックグラインドみたいなことは必要なのですか？」私
⇒「今回の様に2枚までは、それぞれ表側同士を張り合わせれば良いので、研磨は不要。しかし、3枚目以降になるとどちらか一方は最低研磨しないと、電気的に導通を取る穴が開けられないので、研磨する必要が出てくる」説明員
「その場合は
どのくらいの厚さまで基板を研磨しなければならないのですか？」私
⇒「
1um程度です」説明員
※
ソニーの裏面照射型センサ製造時の研磨後の厚さが3umとのことなので、ウェハレベルで良品を取ろうとするとこれはかなり難しい技術だと思われます。←しかし本当に1umまで研磨する必要があるのか！？
「来年のこのイベントでは5枚張り合わせたものが出来そうですか？」私
⇒「
3枚張り合わせていられるように努力します(^^;)」説明員
⇒「じゃあまた来年期待して聞きにきます。がんばってください」私
今年も最後はまた第三者の気楽さで、無責任な応援メッセージで締めくくってきました(笑)
ちなみに、3枚目以降の基板接続時に開ける必要のある穴(Via)は、
「基板裏面を研磨する前に開けるのではなく、研磨後1um程度の厚さにしてから穴を開けることになる」 そうです。
そうしないと、厚い膜に穴を通そうとすると、アスペクト比が高くなり、大きな穴にしなければならなくなり、それでは微細な画素ピッチの中で穴の占める割合が大きくなってしまって本末転倒だから とのことでした。
納得でした。
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