Imager マニア

今年の技研公開エントリ第三弾です。
(第一弾、第二弾は←こちら)

　こちらも例年継続して展示されている研究項目で、
サブタイトルは　～超高精細と高フレームレートの両立を目指して～

　こちらも是非ともこの研究の流れを見る上で、一昨年、及び昨年の技研公開時の拙blogをお読みになってから本blogエントリをスタートされることを希望します。

　簡単に研究背景ですが、この研究の目的は(私が見聞きする限り、)二つ前のエントリ(結晶セレンの低電圧増倍膜)及び一つ前のエントリ(有機三層撮像素子)よりも、更に次世代を睨んだものです。

　具体的には、サブタイトルの”超高精細”とは、現状のスーパーハイビジョンの8K解像度を超えて、例えば10億画素というような画素数のセンサのことを指しており、そういった画素数のセンサを60fpsや120fpsというフレームレートで読み出すことを目的としている様です。

(NHKは2030年前後にインテグラル立体TVという、いわばグラスレス3Dディスプレイの様なものによる放送を目指しており、その放送用の映像撮影には理屈上、上記の様な10億画素というような解像度のセンサが欲しいというところがモチベーションとなってスタートした研究項目の様です)


↑しかし、右側の従来の撮像デバイスの読み出し方法・・・つまり、模型の矢印方向の様に画素の上下に信号を読み出す方法では、現状のスーパーハイビジョン(3300万画素や1.3億画素センサで)最早読み出しスピードの限界です(もう1.3億画素センサで1行の読み出しにかけられる時間は2uSec程度になっているのではないでしょうか)。

何故なら現状のCMOSセンサの行順次走査読み出しは、同時に読み出し可能なのは1行分の画素信号データのみで、そうならざるを得ないのは、読み出し回路が1列に一つしか割り当てられていないから(だから1列分の画素を時分割して読むしかないから)です。

[2回]

じゃあ、画素に一つずつ読み出し回路を割り当てられれば問題解決じゃん？
(そうすれば、全画素同時に読み出すことが可能になるから、行ごとに時分割して読む必要が無くなるから)

という思想で作ろうとしているのがこの研究項目の写真左側の模型(？)です。


何と、画素の深さ方向に信号読み出し回路を作りこもうとしているのです！！。

そのためには、シリコンウェハを複数枚高精度で貼り合わせて、ポスター展示タイトルの様に3次元構造にして、深さ方向に読み出し回路を形成しなければなりません。

従来、その深さ方向への読み出し回路形成のためにウェハ間の回路素子をつなぐ為に貫通電極が用いられていましたが、この方法では、貫通電極が細く加工不能で(現状5um程度まで)、微細画素センサへ適用することが出来ませんでした。


　で、以上までが前振りで、以下くらいからが、昨年から今年へ掛けての成果の様です。

↑もっと細かい微細度でウェハ間の回路をつなぐため、
恐らく、上下の金属配線をつなぐ普通のホール(穴)の様なものを(ウェハ間でつなぎたい電極の配線上に)空け、そこに金を堆積した後、ホール以外の余分に堆積した分を削り取る
という様なことを行い、所望の箇所のみにまず金電極を形成。

その後、形成した金電極の表面をプラズマで活性化して、双方を加圧して直接接合する様です。


私「ところで今年は3枚以上のウェハの貼り合わせは出来たんですか？」
展示員A「いえ、出来ていません。我々はどちらかというと、貼り合わせ枚数を増やすよりも先に、まず(別のウェハに作りこんだ回路を貼り合わせによって接合して動作可能であるという)原理確認の研究の方を優先しています。」

私「昨年はウェハ同士での貼り合わせは出来なくて、ダイシング(←チップ単位に切り分けること)後にチップ単位で張り合わせていましたが、今年はウェハ同士で張り合わせることは出来たのですか？」
展示員A「いえ、出来ていません。」
私「最終的にはウェハ単位で貼り合わせることを狙っているという認識でいいんですよね？」
展示員A「はい。その通りです。」

私「試作されたセンサの画素ピッチはいくつなのですか？」
展示員A「80umです。」

　80umの画素ピッチの試作品というのは、昨年以前に聞いていたものと同じくらいの数字です。
ですので試作センサの画素ピッチとしては細かい方には進化していませんし、目標目安の10億画素センサには到底及ばないレベルの大きさです。

ですので、ここまでの話では私の興味のある方向にはあまり進化していなくて、正直期待外れだったのですが、以下からの話で少し興味が出てきて面白く感じました。

　まず、一つ上の写真の右側の図の様に、片方のウェハにNMOS、もう片方にPMOSを作製し、双方の入力と出力端子を貼り合わせにより接合し、CMOSインバータを作製します。
その入出力特性が上の写真の左側です。

しかし、昨年も同様の単体のCMOSインバータの作製には既に成功しており、ここまでは何も新しくありません(←昨年は入出力特性の図は示されていませんでしたが)。

今年は更に、80umの画素の大きさを活かし(？)、上記貼り合わせで作製した単体のCMOSインバータを101段つなぎ、(ぐるっと蛇が自分の尻尾を咥えるように？)リングオシレータを作製。
そのとあるノードの波形を載せたものが右の図の様です。

だいたい1.5uSecで1周期。つまりリングオシレータが1周してくるのに約0.75uSec程度？⇒すると101段なので、インバータ1段のdelayは7.5nSec程度という計算でしょうか。
う～ん、普通に考えたらちょっと遅いですよね？

私「これで作りたい回路のスピード的には十分ということなのですか？」
展示員A「そうですね、まだ十分では無いですね。ただ設計通りではあります。」
私「というと？」
展示員A「今まだ電極(さきほどの上で出てきた金電極)やパッド部分が大きくて負荷が大きいから遅いだけです。微細なプロセスで電極やパッド部分が小さく出来れば、現状のままでもその負荷が減る分で狙い通りのスピードが出るようになると思っています。」

私「今回試作のMOSのW/Lはいくつくらいなのですか？」
展示員A「0.5/0.2umです。」

！！昨年はW=2umのMOSでのCMOSインバータでしたから、この点は(微細化度では)進化ですね。
また、上の写真の図からは(最終的に狙っているところなのか不明ですが)試作プロセスの電源が1.8V系であることもわかります。


　で、何故私の興味が出たかというと、(個人的には3枚、4枚とウェハ貼り合わせ枚数を増やして、深さ方向にどんどん実際に動く回路を作ってもらいたいのですが、あえてそれを行わずに)2枚貼り合わせのみで、同じ層に面白みのあまり無いリングオシレータを試作したのかの狙いが何となくわかったからです。

技研の'2013年の年報の”6.次世代放送用デバイス”の項に載っている以下の回路。

これ、実は画素内AD(？)なんです。
何故か今回の技研公開においては一切触れられていませんでした。

恐らく黄色”上層”及び緑の”下層”が、それぞれ別のシリコンウェハに作りこまれる回路の区別をしていて、つまり上層はほとんどトランジスタを配置せず画素のみにして、狭画素においてもフォトダイオードの面積を最大限稼ごうという思想だと思われます。

　そして、緑の下層。これはまさしくリングオシレータの構成そのもの。
で、”何故これがAD？？？”な話ですが、

電子蓄積の光電変換部(フォトダイオード)に光があたって電子が発生
　⇒インバータ初段の入力の電位が下がる
　　⇒3段のインバータの最終出力がhigh
　　　＝フォトダイオードのリセットMOS(黄色領域の上側のMOS)ゲートがhigh
　　　　⇒リセットMOSがONしてフォトダイオードが電源にリセットされる
　　　　　＝インバータ初段の入力がhigh
　　　　　　⇒3段のインバータの最終出力がLow
　　　　　　　＝フォトダイオードのリセットMOSがOFF
　　　　　　　　⇒光電変換部に光があたって電子が発生　⇒以降同じループ

　光量をどうやって測っているのかと言えば、3段のインバータから出力されるパルス数を(図示していない)後段の回路でカウントさせることによってデジタル化しているのです。
初段インバータの入力が電源にリセットされてから、反転するまでに必要な量の電子が発生するまでの時間が、光の強さによって変わることがポイントです。
つまり、画素にあたっている光が強ければ発生するパルス数が多く、光が弱ければ発生するパルス数が少ない。そして全く光が無ければ原理上はパルス数0という具合です。

驚きました。最新の教科書で目にしたことはあったのですが、この回路にここでおめにかかることになろうとは。

　この回路の何よりの利点は、(シングルスロープ積分型、逐次比較型、サイクリック型、ΔΣ型と比較して)シンプルで圧倒的に素子数が少なくて済むということ。
正に画素内にかつ深さ方向に回路を作らなければならないこの研究対象にはピッタリの構成です。

　更に、展示員の方と話していて教えてもらった副次的な(？)利点、それは”画素の飽和(ダイナミックレンジ)の制約が無い”ということ。
何を言っているかと言いますと、この方式では、飽和が大きな画素を作らなくても特性に悪影響はありません(注：感度は相変わらず重要であることに変わりありません。あくまで飽和だけの話です)。
何故なら、自ら飽和に達する前に1パルス生成し終わったらフォトダイオードをリセットしてしまうからです。
別の言い方をするなら、露光期間中”常に光の状態をモニタし続けている”ことになるので、通常の列回路で信号読み出しするセンサの様に、露光期間中にフォトダイオードで電荷をため続けておく必要が無いからです。

　裏返すと、この回路のデメリットは、常に露光期間中も信号をモニタし続けなければ＝パルスをカウントし続けなければ成立しない方式のため、通常の(現在用いられている)列並列読み出し回路のADとしては実用になりません(＝列並列回路では、同じ列の画素を同時にモニタし続けることが出来ないため。←ひどいローリングシャッタ歪みを許容して、画面の上から下までの露光時間差が1秒以上とかを許容すれば一応成立しますが)。

　全く、元々画素並列読み出しとか、深さ方向にウェハ貼り合わせてまで回路作るとか突拍子も無い研究発想なのに、更に恐らく実用化されたことが無いAD(？)回路を合わせて採用しようとするあたり、技研の人は欲張りです(^^)。
でも確かに、狭い領域に画素並列読み出し回路を作製しようという目的にはピッタリの方式に思えますので、その思想は理解できます。

今年、個人的にこの研究テーマで最も収穫だったのは、上記回路方式を採用しようとしていることを知れたことでした。


その他、
私「画素並列読み出しを実現しようと思うと、画素にはAD後のメモリまで入れなければならないんですかね？」
展示員B「そうですね」
私「画素の中に入れるのに最も難しい回路はやっぱりADということになりそうでしょうかね？」
展示員B「う～ん、やっぱりそうなりますね。」
私「今後の課題は何でしょうか？」
展示員B「ウェハの貼り合わせ精度と画素内ADの回路もまだ色々問題がありまして。」
展示員B「まだチップ同士で貼り合わせても最大3um程度のズレが生じてしまうんですよ。なので現在電極サイズは5umとっていて、電極間のスペースはそれ以上取っています。」
展示員B「画素内ADもインバータだけだとそれなりにうまくいくのですが、そこにフォトダイオードをつけるとまた色々問題が出ちゃって色々しなきゃならないです・・・(^^;)」

　微細化のために、新たに開発した電極貼り合わせ方法でもまだ、結局TSV(シリコン貫通via)と同等の電極サイズしか実現できていない事実には最後多少拍子抜けでした(^^;)が、今年も短い時間でしたがおもしろいお話が聞けたかなと思いました。