Imager マニア

図面が一切無くて文章だけなのが、ちょっとしんどくてつまらないかと思う(^^;)のですが、以下より本文。
例によってオレンジ色は私が勝手に注釈やコメントしている部分になります。

・今年のImagingセッションは、ソニーのA.Suzuki氏の報告からスタート
・内容は、20M画素のデジタルスチルカメラ向けの積層型センサ
・top基板はイメージング部分で、2x2画素で素子が共有された1.43um□ピッチの画素を持つ
・top基板の列回路は、Via(電気的導通を目的とする穴)によってSecond Layer(≒Bottm基板)に接続されている。これは昨年のISSCCで発表されたコンセプトと同様
・登壇者はViaの(配列)ピッチを明らかにしなかった

Viaの配列ピッチを気にしているのは、画素ピッチの1.43um(ないしは半分の0.715um)で綺麗に並べられるのか、もしくは互い違いに複数行配置になってしまうのか？というのを気にしたからでしょうか。
論点がずれているかもしれませんが、私個人は、このあとに出てくるADCがbottom基板側にあるという事実から、
アナログ信号をTSVのviaを通してBottom基板側に通すことを考えると、(アナログ信号の列ばらつきが出ないか？)という興味から、確かに列ピッチにViaが綺麗に並ぶのか否かというのは気になります。
上記意図が合っているかどうかはともかく、恐らく1.43umというピッチではTSVは並ばないのでは？と思います。2年前のISSCCのソニーの報告時点では(←リンク先最後の方の文参照)TSVピッチは6umだったからです。さすがに2年で1/3以下は厳しいのでは？と。

・新しいのは、second Layer(bottom基板)に配置された、列ごとのダブル single-slope ADC
　(つまり、1列に今までは一つ列ADが存在したものが、このセンサは1列に2つのADを搭載)
・だから、全ての画素は並列に2度デジタルデータに変換される
・結果としてデータは二倍サンプリングされることになる
・もし、正しいタイミングでAD変換されれば、3dBのゲインアップが実現されることになる(＝理論計算上)
　(3dB＝√2≒1.41倍。これは恐らく一つの信号データが2回取得し平均化処理するため、ランダムノイズが1/√2倍に減ると言っているのだと思われます。photoshopで二枚の高速連写画像を合成してノイズを減らすのと似たようなイメージ？でしょうか。ランダムノイズが全ノイズの支配要因なら、記述通りの理論的効果が期待出来そうですね)

・この複数回サンプリングの構成で、27dBゲイン(測定時)にノイズレベルは1.3電子

・このDouble列ADCは他の構成にも使える
・例えば高速読み出し用途
・二つの列ADを、同じ信号を処理することに使う代わりに、一つずつを別々の画素信号処理にあてればセンサの全体的なスピードは向上する
　(↑これはこの構成＝1列に二つのADを持っているのであれば、まずは普通の人が考えたらこう使うというある意味当たり前な発想ですね。具体的には2行の信号を同時に読むという様なイメージなのでしょう。むしろ最初の2回サンプリングするという使い方の発想が非凡なものを個人的には感じます)
・この特長はスローモーション用途などに魅力的だ
・いくつか引用すると、
　120fps　@16Mpix　(オンチップのデータ圧縮で10bit分解能時)
　240fps　@4Mpix　(10bit)
　960fps　@0.7Mpix　(10bit)
　静止画用途であれば、20Mpix(フル解像度)時30fps　(12bit分解能)

・列毎のdual ADCの最後の用途は、videoとstillの両立
・各列の一つ目のADCで高フレームレートの動画を撮っている一方で、二つ目のADCでフル解像度の一枚の静止画を読み出す
　(つまり、動画記録を止めることなく、静止画の少なくとも単写なら可能ということですね)

　冒頭リンク先の、ソニーのISSCCのソニーの発表件については以上です。


　今回私が驚いた、もしくは興味を持ったのは、以下の様なところです。

1)　以前のISSCC発表時には、少なくとも列ADはtop基板側にあった≒アナログ回路素子はtop基板側に置いておいて、デジタルデータ(正確にはコンパレータの反転出力信号)になってから、TSVを通してbottom基板側に信号を通していたのが、今回
　画素列信号をそのまま(？そのままかどうかわかりませんが)bottom基板に通す構成になっているらしいことにまず驚きました。
　デジタル信号と異なり、アナログ信号は繊細だと思うので、ちょっとした列回路の負荷(CR＝寄生容量と抵抗)の違いで、列信号ばらつきになりそうだからです。

　それをも恐れずに、bottom基板側にAD回路まで押しやったのは、
・top基板側を限り無く画素領域のみにして、チップサイズを抑えたかった(≒コストを極限まで下げたかった)
・上記と密接に関係するはずですが、仮にtop基板にADを配置する構成にしてしまうと、そもそも今回の目的であるdual(Double？引用先のoriginal blogの表現がごっちゃ^^;)AD構成に出来なかった
　≒dualAD構成にしてしまうと、チップ面積がかなり大きくなってしまうから
・列ADもなるべく最新のプロセスで作って高性能化(高スピード化？)したかった　←今回の例で言えば、topの90nmプロセスでは無く、metalも7レイヤリッチに使って(←ADに7レイヤのメタルが必要なのかは私にはわかりませんが^^;)bottomの90nmプロセスを使いたかった
　上記いずれかもしくは全てが理由なのかなと推測します。

2)　何故、1/1.7インチ！？
　今回の発表内容を読んで思ったことは、”特性値を見ても、仕様を見ても、このまま商品にすぐに出来そうだ”というものです。湾曲センサなどと異なり、製造技術上や量産性などに問題や困難な点もなさそうに思います(ソニーは既に積層型センサ自体の量産実績は豊富ですし)。
　であれば、何故、今コンパクトデジカメ分野で死滅しつつある1/1.7インチで試作したのだろう？スマホも含め最もスイートスポットな1/2.3インチ素子(←⑦参照)を最初に選ばなかったのだろう？と。

　多少穿った見方をすれば、
”1/2.3インチだと画素ピッチとチップサイズが小さくなり過ぎ、Bottom基板側に列ADを移しても、それでもチップサイズ内にDoubleADCが入りきらないから”
　という風には考えられないでしょうか？

今回試作チップの画素ピッチは1.43umです。恐らく列毎に交互に上下へ読み出し方向を振り分けるタイプのレイアウトになっているのでは？と思います(←画素ピッチ2.2um□のiPhone6の素子でも上下へ振り分けて、チップ上下に均等に読み出し周辺回路スペースがあるように見えるため)。
　本来であれば、それであれば列ADは1.43×2＝2.86umの幅にレイアウトすれば良いのですが、今回はdoubleADCであるため、1.43×2÷2＝1.43umのスペースに1つの列ADをレイアウトしなければなりません。
それをもし、1/2.3インチ素子で行おうとすると、恐らく画素数的なスペックを考慮すると、画素ピッチは1.1um□程度になると思います。
で、上記と同じ考え方ですと、1.1umの幅で1つの列ADを収めなければなりません。
Bottom基板側配置ですので列の長さ方向のレイアウトスペースには融通が利くものの、
ただしそれでもBottom基板サイズは、top基板側の光学フォーマット1/2.3インチ＋αの撮像領域サイズで決まってしまうため、長さ方向のレイアウトスペースも1/1.7インチ素子に比べると余裕がありません・・・
　結果、Bottom側の65nmのロジックプロセスを用いても、チップサイズ内にDoubleADCは収まりきらないことがわかり、ひとまず最初の試作及び量産には1/1.7インチ素子が選ばれた・・・

　もちろんこの憶測が当たっていても、いずれ1/2.3インチ素子でも同様のAD構成のチップを近い将来ソニーは製造するとは思います。
が、もしかすると場合によってはその時はBottom基板のロジックプロセスが一世代進んだ例えば45nm世代のプロセスが必要になっているということもあるかもしれないなと。

3)　DoubleADCを同じ画素データを2回サンプリングしてのランダムノイズ低減に使う選択肢を持ったこと。
　上でオレンジ文字でもコメントしましたが、DoubleADCを高速読み出しに使ったり、movieとstillの共用に使ったりの発想はあると思うのですが、私的には上記発想は思いつかなかったので驚きました。
現状1/1.7インチ素子サイズは、あまりスマホ向きとは言えませんが、しかしパナソニックのCM1の様に1インチ素子をあのサイズに収められる訳ですから、スマホにも1/1.7インチ素子が載らない訳ではありません。
この素子の2回サンプリングの低ノイズモードとでも言うべき駆動は、特に低照度&高ISO設定時に効果を発揮すると思いますので、スマホに搭載された暁には益々”カメラはスマホで十分だ”という風潮が強まって、コンパクトデジカメやひいてはレンズ交換式カメラの需要にも影響が出てしまうなんていう皮肉な事象が増幅されてしまうかも！？(^^;)


　あとは余談で、Galaxys5かそれより少し前のSamsung製素子で、信じてよいか微妙な資料ですが、1.12um□画素ピッチで飽和電子数が6200電子。
今回のソニーの試作チップが1.43um□画素ピッチで飽和電子数9700電子。
画素ピッチを面積比に焼きなおすと双方は、1.43^2÷1.12^2≒1.63
大よそ画素面積比と飽和電子数比が等しい(6200×1.63≒9700←あくまで大よその話です^^;)ので、各社飽和電子数(Full Well Capacity)を確保する技術は拮抗しているのかなと。