今週末は時間が無くなってしまったので、徒然。
◆VLSIシンポジウムの発表内容のほんの触りの部分のみの記事が日経より。
これを見ると、ソニーの発表センサは・・・(以下””内は、日経の記事文言をそのまま引用)
”画素部を含む基板をアナログ回路と位置付けて、A-D変換回路の比較器までを1枚の基板として作製した。そして、A-D変換回路のカウンターから後段のデジタル回路を別の基板として作製し、”
記事を信じると、↑ここは今までのソニーの積層センサからすれば特に目新しいところ無し。
いや、むしろ比較器を画素部の基板に搭載するあたりは、むしろ退化というか、初期の積層センサの構造に戻っている感が・・・
”2つの基板を40μmピッチのバンプ接合により積層した。”
やはりsuper35mmサイズと思われるこのセンサは(まあ正直サイズが原因かは確定では無いですが)、Cu-Cuボンディングは不能でバンプ接合になったんですね。
という訳で、特に接合方法も目新しい訳ではありません。
”こうして、アナログ部とデジタル部を分離した低ノイズ高速並列A-D変換と高速(4.752Gビット/秒/チャネル)なSLVS-EC (Scalable Low Voltage Signaling with Embedded Clock)出力を実現した。”
↑4.752Gbit/Secは流石。
しかし、アナログ部とデジタル部を分離した低ノイズなセンサというのは、今までのソニーさんでは既に行っていたことそのもので、この記事だとどこが目新しいのかわかりませんね(--;)
それに、発表タイトルにあった”2on1”積層というのは、私はてっきり、一つの基板の上に2チップを積層した、今まで(少なくともイメージセンサでは)見たことが無かった画期的な(?)構造であろうと思っていたのですが、そういう空気もこの記事からは読み取れません。
バンプを用いた通常の積層センサであったということでしょうか・・・
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