Imager マニア

2012年時のフルサイズ

既に旧式になったモデルのセンサトーク等、皆さん、興味は無いでしょうが、この時点では、こう言う状況だったと、記憶を固定し直すのも、意味があると思うので、つらつらと、感じたことを書きます。

最初に目についたのは、両方ともLOCOSだったということです。周辺回路もLOCOSになるので、微細MOSには向いておらず、どちらもADCは非搭載だった、ということでしょうね。断定は出来ませんが、LOCOSベースなら、MOSは0.35μか0.25μ程度で、遅すぎるし、カウンター部分が無駄に大きくなるからです。

配線は両方アルミニウムですが、アルミだからと言って、0.25μや0.18μに製造限界があるとは、考えにくいと思います。KrFの露光機限界から考えれば、0.13μ程度がボトルネックと考えて良いのではないでしょうか？　ただ、フルサイズの場合、水平方向に繋ぎ露光の問題がありますから、これがボトルネックになって、縦だけ細くしても、意味が無いのかも知れませんが。

低背化の問題で気になったのは、D4用センサで、一見、Polycideのように見える、POLY上の物質です。Polycideにしては、余りにも厚過ぎ、PDを深く打つための、ハードマスクのようなものでしょうか？これが1st metalまでの高さを下げる妨害をしており、無駄に高い位置になっているような気がします。それと同時に、この物質は周辺回路のMOSゲートの上にも載ることになり、将来、デジタル系のトランジスタを混載する場合、邪魔になるのでは？と感じました。まあ、同じプロセスでADC搭載は考えないでしょうけど。

低背化をやりにくくしている要因はtop metalの厚さやパッシベーションのカバレージ状態等、他にもあるようですが。

コンタクトホールの形状が異様に見えるのは、２つ可能性があると思います。１つは、写真を撮る時の断面の出し方が、悪かっただけ。　３層ある絶縁層の上下２層がWに少し被った状態で映っており、実際には中層と同じホール径になっている。もう１つの可能性は、バリアメタル堆積前のHF洗浄で、中層絶縁膜のエッチングレートが上下より速く、中ぶくれ形状になった。ですが、後者の場合、故意に行う理由は無いと思います。

反射防止膜を別途パターニングすることは、コストアップしますが、別の意味もあると思います。MOSのサイドスペーサー、PD表面のエッチバックダメージからのプロテクション、反射防止膜の効果の最適化、この３者のトリレンマ問題をある程度、緩和します。
２層の反射防止膜をエッチングする時、通常はエッチングダメージ防止のためPD上にプロテクション形状のマスクをかけ、PD以外の部分は全面エッチバックします。この工程ですと全てのMOSのサイドスペーサーは反射防止膜と同一の物になってしまいます。MOSの信頼性上の最適膜構成と、PD上の光学上の最適膜構成が一致すれば良いですが、そうは問屋が卸さないと思います。ここで、反射防止膜の下層を、サイドスペーサーに合わせ、PDプロテクション形状でエッチバックを行い、別マスクで反射防止膜上層のパターニングを行えば、完全ではなくとも、ある程度、トリレンマから逃げられると思います。コスト以外にも効果があるので、実施したのではないでしょうか。

binningのやり方は、面白い方法だなと思いました。ただ、T6用にリセットMOS以上のLow Vthが別途、必要なのでは？　同色で繋ぐ個数ですが、640X424でも60pで、極端な高速化はしておらず、基本的に２同色PDをbinningしているんじゃないか、と思いますが。

全体を見ると、SONY製、D800用センサの方がロジックから移転した基幹プロセスに近い、素直なプロセスを使っているように見えます。ルネサス製、D4用センサはかなり、ロジックの基幹プロセスから手を入れているように見えます。通常、センサを作っているメーカーではないので、よく、ここまで、ニコンをいうユーザーの要求を受け入れたものだと感じます。

今でも、半導体メーカーから見れば、大型センサを発注してくれる会社は重要なお客さんなんでしょうね。（売上高ベースの問題で）