Imager マニア

先週のIISWのSamsungの世界初APS-C裏面照射型センサの続きです。
書きたいことは大体先週書いたのですが、あと備忘録的にいくつか載せておきたい図面と補足が。
　また、先週のエントリで、original paperへのリンクを貼り忘れました。
originalはコチラです。


↑図1：チップの全体構成

[2回]

上図から、以下あたりが読み取れます。
②画素数：2800万画素　(有効：6496×4336)
③画素ピッチ：3.6um
⑰デジタル信号出力センサで、列ADC搭載。そしてその列ADC方式はシングルスロープ積分型
⑱行駆動(ドライバ)回路は画素領域の片側のみ　(両側からの駆動では無い)

　また、先週挙げそこねましたが、
28)　出力インターフェースはsub-LVDSで、16チャンネル
ということもわかりますね。
(いや、偉そうに書きましたが、私自身subの付くLVDSとノーマルのLVDS規格が具体的に何が違うのか理解していませんが^^;　もし良ければどなたか簡単に教えてください。単純にsubがつくと低電圧版くらいな理解で良いでしょうか？)

　↑⑰の列ADC方式なのですが、恐らく現在のデジタル信号出力CMOSセンサにおいて主流な方式と思われます。(←少なくとも民生向けカメラにおいては正しいのじゃないかと)

(民生向けでは無いですが、以前ソニーは例えばISSCCにおいて、シングルスロープ積分型ADC搭載センサを発表しており、そのセンサは恐らくCineAltaF65に搭載されています。
その他の列ADCの方式として、例えばAptinaが恐らくNikon1シリーズに採用されたと思われる1インチ向けセンサで逐次比較型ADを、
また、NHK技研と静岡大学がスーパーハイビジョン向けカメラ用にサイクリック型ADを、
それぞれ発表したことがあります。
　その他にもADCの種類としてフラッシュ型とかパイプライン型とかあると思うのですが、それらはイメージセンサの”列”ADC向けとしては特徴がそぐわないため使われることは無いのかと思っています。)

　ですので、特に列ADCがシングルスロープ積分型であること自体は取り上げる様な事象では無いとは思うのですが、
過去Samsungは2010年のISSCCにおいて、列ADCにΔΣ型AD搭載センサを報告したことがありました。
サムスンも最初期のデジタル信号出力センサにおいては、列ADCにシングルスロープ積分型ADを採用していたのですが、上記2010年の発表以後、私はsamsungのイメージセンサの列ADC方式が明確にわかる資料を見たことが無く、
”もしかして、2010年以後、samsungは列ADにΔΣを使っているのかな？”
と気になっていたという次第です。

　今回のIISWの発表を見て、少なくともSamsungも製品搭載されるようなイメージセンサの列AD方式はシングルスロープ積分型であるのだなと、確信することが出来ました(^^)　(←まあ、製品ごとにADの種類を変えている・・・という可能性は否定できませんが^^;)



↑図2：2行同時読み出し説明図

　上図から、以下あたりがわかります(本文中に記載があるものも含まれます)。
⑪垂直方向2画素で画素トランジスタ共有　(除：転送トランジスタ)
⑫しかし画素(行)選択トランジスタは垂直2画素で2つ　(4T/pix)
⑬カラーフィルタはベイヤ配列
⑭1列に垂直信号線は2本　≒　2行同時読み出し　←Samsung曰く、”2-Row simultaneous readout (2RSR)"
⑮それを列交互に画素上下方向に読み出し
⑯列ADCにおいて(？)同列同色画素信号を2画素分binning(加算or平均？)読み出しモードあり
⑰デジタル信号出力センサで、列ADC搭載。そしてその列ADC方式はシングルスロープ積分型

　↑⑭の垂直信号線が2本で2行同時読み出しするということを、Samsungは本文中でも説明していますが、正直これ自体は何も目新しいとは個人的に思いませんでした。

　古くはキヤノンが(と言ってもキヤノンが初めて行ったかは知りません。私が初めて気づいたのが、)EOS 1DX搭載撮像素子において垂直信号線が2本存在することがchipworksの解析結果で明らかにされていました(←2行同時読みとは書かれていませんが、垂直信号線を2本用意しておいて1行ずつ信号読み出しするのではデメリットしか無い^^;と思いますので、2行同時読みと思われます)。
　また、最近ではソニーがISSCCで、1列に二つのADCを用意すると発表していますし(←つまり垂直信号線も2本存在するはず)、また最近のインタビューでは更に1列に存在するADCの数が莫大に増えているみたいなので、垂直信号線はもはや2本どころではなくなっている気配さえあります。

　なのですが、”ひとつの画素ソースフォロワに対して二つの行選択トランジスタがついている”という画素等価回路図を見たのは、私は初めてでした。

残念ながら(？)、最大解像度の静止画でのフル画素読み出し時(≒非加算時)に、この二つの行選択トランジスタの存在は必須用件では無い(≒別にひとつの行選択トランジスタでも垂直信号線を二本使った高速読み出しは可能)ので、メインの静止画時に恩恵を受ける構成では無さそうです。
が、
これのお陰で動画時等の垂直方向の同色加算読み出しを行いたい時に、(垂直2画素で画素トランジスタを共有しているベイヤ配列センサでも)画素領域の上側下側にそれぞれ同じ色を振り分けて読み出すことが可能になるため、オンチップ上での(例えば列ADCにおいての)加算処理などを行えるメリットが出るという狙いからの行選択トランジスタ二つ構成の様です。


　また、先週書き忘れましたが、
21)　(画素断面図を見る限り)最近狭画素ピッチセンサで流行りのISOCELL(DTI)構造ではなさそう

　上記21)は、断面写真から。
また、先週
＞”厚くしたシリコン”というのがどの程度の厚さなのか？ということぐらいはオープンにしてくれても・・・
　ということを私は書いたのですが、よく考えたらこのサムスンのセンサの画素ピッチが3.6umとオープンにされているので、断面写真からの目分量で、大凡このセンサのPDのシリコン厚さは、3umに届かないくらい(≒2um台後半くらい？)ということがわかります。



↑図4：画素容量
　・・・とでも訳すのか、要は光電変換特性図・・・なのですが、横軸のディメンジョンが無いため、ここからわかることは、

⑦飽和電子数：30000 電子　←typical値

　ぐらいでしょうか。
上図からは、少なくともこのセンサ個体に関しては、34000電子程度飽和がある様に見えますね。
敢えて言えば、”リニアリティがきちんと確保されているのは30000電子までですよ”という紳士的な(？)飽和の算出方法をしているのでしょうか。



↑図7：ノイズ帯域制限

上図と本文から、以下がわかる訳ですが、

22) コンパレータ後に”ノイズバンドフィルタ”を導入し、読み出しノイズを約30%抑制した

右側のグラフの横軸はノイズの周波数で、縦軸がノイズの大きさということで間違い無いと思います。
で、100kHzに向けてノイズが大きくなっていくんだけど、コンパレータ出力後に帯域制限用の容量を挿入して、300kHzあたりの周波数のノイズを30%削減できました・・・と読めば良いでしょうか。

　私がわからないのは、左の等価回路図の方で、帯域制限用の容量が”可変”表示されていることです。
コンパレータの反転スピードは一定でしょうから、この容量を可変にする必要はあるのでしょうか？(≒一点決め打ちで良いのでは？)
　また、コンパレータの反転スピードって如何ほどのものでしょうか？
何を言いたいかと言いますと、右の図から200kHzあたり以上の帯域制限を掛けた様に見えるのですが、(←この認識がそもそも私の何か間違い？？)
帯域制限を掛ける周波数が低すぎる気がしないでもないのですが。
これだとコンパレータの反転スピード(？)も鈍らせてしまうような気が・・・
もしくはコンパレータの反転スピードを鈍らせることによってノイズ低減を達成していると理解すべき？
(まあ外野が適当に理解したつもりで言っているだけなので、何か基本的な理解間違いをしている可能性おおいにありですが^^;)



↑表1：チップ特性
これは見た通りですね。

⑨ダークランダムノイズ：1.8電子　@24dB　←つまり、16倍ゲイン設定測定時

よく↑ランダムノイズの評価値に、測定時のアナログゲインの値が併記されていることがありますが、私の誤解がなければ、定性的にはアナログゲインが大きい状態で測定した方が電子数でのランダムノイズは有利(≒良い値)になります。(←が、ある一定以上高いゲインでは頭打ちになるので限度はあるはずです)
というのは、アナログゲインが高ければ、それ以前のノイズ(≒例えば画素で発生したノイズ)がゲイン倍されるため、アナログゲインを掛けた以降の回路で発生したノイズが相対的に小さく見える(≒電子数換算のノイズ値がほとんど画素ノイズだけで決まることになる)ためです。
(↑最終的に出てきたノイズ出力を測定時の回路ゲインで割り戻して電子数のノイズとするため)


　最後に、
⑲信号出力レート：8Gbps以上

についてですが、
静止画フル解像度読み出し時の信号出力レートが、2800万画素×14bit分解能×14fpsですので、約5.5Gbps。
静止画だけを考えるとI/Oの信号出力レートの仕様が過剰です。
しかし、動画時を考えると、

⑳FHD動画時の読み出し画素数は約600万画素 (3256×1840)　(つまり200万画素きっちりでは無く600万画素からのダウンコン)

↑ですので、もし仮に動画も静止画同様14bit分解能で出力しているとすると、
3256×1840×14bit分解能×120fps≒10Gbps超
今度はこれでは信号出力レートの仕様を2割以上もオーバーしてしまい、信号読み出し出来ません。
もし仮に動画時のAD分解能を12bitと想定すると、上記と同じ計算で、
出力レート約8.6Gbps。

出力レートの仕様から逆算すると、恐らくこのセンサの動画時の列ADは12bit分解能でAD変換しているのではないでしょうか。
上記が正しいとすると、信号出力レート的には静止画フル解像度で最大連写した時よりも動画時最大フレームレート時の方が5割以上高速信号読み出しとなっています。
その結果↓

⑥消費電力：760mW　@14fps時　←つまり静止画連写時と思われます(FHD120p時はもう少し電力食われると思われます)

上記の()内のコメントを付加したのですが、単純計算ではFHD120p時は760mW×1.5≒1.1W程度の消費電力を食うのではないかと予想します。
(↑もちろんかなりアバウトな予想です。実際には、読み出しモードによって動いたり休んだりしている回路ブロックの割合が異なると思われるため、上記の様に信号出力レートの比だけで正確に割り出すことは出来ないと思います。)


　また、大した話では無いのですが、

⑱行駆動(ドライバ)回路は画素領域の片側のみ　(両側からの駆動では無い)

例えばSamsungのGalaxynote3搭載撮像素子はソニー製でしたが、そのソニー製の素子はチップワークスの解析写真を見ると積層チップのTSVが画素領域両側に存在するため、恐らく行駆動回路は両側に存在して、両側から画素読み出しに必要なパルスを供給していると思われます。

↑このソニーのセンサチップは画素ピッチが小さいため、もしかしたら行ドライバ回路が面積的に片側では納められなかったため両側配置なのかもしれませんが、
今回のSamsungのAPS-Cという大きなサイズのイメージセンサでは、今度は行ドライバ回路の駆動負荷が大きいため、ドライバ回路が片側のみでは無く両側に配置されていてもおかしくは無いと思っていました。
　ですので、片側であったというのが個人的にはトピックだったため、忘れないようにリストアップした次第です。