9)
3.02 TSMC The source decomposition of Dark FPN and its improvement by Stacked CIS process
これは
同時期に京都で行われているVLSIシンポジウムの
注目論文にも採り上げられている件(←p.14前半部分)と兄弟発表(？対を成す発表)の様に思えます。
VLSIシンポジウムの方は三次元積層型センサ(＝Stackedセンサ)の熱雑音とRTS(Random Telegragh Signal)、つまりは”ランダムノイズを、回路と信号読み出し方法の工夫で低減しよう”というもので、こちらは三次元積層型センサの”暗時のFPN(＝Fixed Pattern Noise：固定パタンノイズ)を、製造プロセスの工夫によって改善しよう”というものの様にタイトルからは読めます。
10)
4.02 Leo Anzagira / Eric.R.Fossum Two Layer Image Sensor Pixel Concept for Enhanced Low Light Color Imaging
業界の重鎮フォッサム先生絡みだけに、恐らくすぐに実用になって現実のアプリに適用可能なセンサでは無いだろうと、個人的に勝手に予想します。
中長期的に、イメージセンサの進むひとつの方向性の提案の様な発表ではないでしょうか。
タイトルからは低照度時のカラー画像のS/N改善のための画素構造に関するものと読めますが、
”Two Layer”(二層)という層が、有機膜と無機膜の二層なのか、無機膜と無機膜の2層なのか、はたまた有機膜と有機膜の2層なのか、どういうコンセプトなのか気になります。
11)
4.04 Imec Pexel performance enhancement by integrated diffractive optics
イメージセンサだけでなく、現在、
各種半導体分野の共同研究で成果を挙げているベルギーの研究機関 Imec。
こちらもひとつ上のフォッサム先生の件同様、回折光学素子を集積した画素性能アップの発表とあって、私の知らない新たな画素構造の提案がなされるのでは？と期待。
12)
5.02 Leo Anzagira / Eric.R.Fossum Color Filter Array Patterns Designed to Mitigate Crosstalk Effects in Small Pixel Image Sensors
”狭画素ピッチセンサのクロストーク(混色)を緩和するカラーフィルタ配列パタン”について。
タイトルの通りなのですが、どんな配列パタンなのでしょうか。
前回チラッと書いた4.01のQualcommのカラーフィルタ配列パタンと対比してみてみるのが面白そうです。
13)
5.16 ISAE High-density 3D interconnects Technology: The key for burst-mode very high speed imaging?
”高密度三次元相互接続技術：超高速画像取得の鍵？”
何となく、積層型センサの相互接続と超高速連写の組み合わせが、前回紹介した2.02のオリンパスの件と”関連があったりしないかな？”というところで目に留まりました。
14)
7.02 ON Semiconductor A 25 Mpixel, 80fps, CMOS Imager with an In-Pixel-CDS Global Shutter Pixel
”CDS機能を持ったグローバルシャッタ画素を伴う、25M画素で80fpsのCMOS Imeger”
画素部にCDS機能を持っていると言って思い出すのはCMOSISが2年前のIISWで発表した
コレ。
この時のCMOSISのセンサの画素ピッチは3.5um。グローバルシャッタ機能があってCDSのための容量も画素に持ってという条件下では破格に小さなもの。
すると、この2500万画素のON Semiのセンサの画素ピッチはいくらなのでしょう？
恐らくこのセンサ、最低でもAPS-Cサイズ、フルサイズ(35mmフルフレーム)程度の大きさである可能性も十分あると思います。
すると今度は”何用途の開発？”という疑問が出てきます。
2500万画素で80fpsでAPS-C以上のサイズの素子、というスペックは普通に考えれば(車載や監視カメラには不向き、もしくは過剰な面もあって)デジタル一眼向け？という気がします。
現在発表or発売されているデジタル一眼で、このスペックに該当しそうなカメラを私は知りません。今後、こんなセンサスペックを持ったデジタル一眼がどこかから発表されたりするのでしょうか？
15)
7.03 NHK技研/東芝/静岡大学/ブルックマンテクノロジー A 14-bit, 33-Mpixel, 120-fps Image Sensor with DMOS Capacitors in 90- nm/65-nm CMOS
NHK技研/静岡大学/ブルックマンテクノロジーのコラボはもうお約束なのですが、ここに東芝が絡んでいるところに違和感が。
東芝が入っている意味というのは恐らく発表タイトルの”DMOS Capasitor in 90-nm/65-nm CMOS”のところに彼らが一役買ったから。
しかし、撮像素子にこのあまり聞きなれないDMOS Capasitorなるものを採用するメリットが正直皆目わかりません。
また更に言うと14bit & 33Mpixel & 120fpsのセンサ仕様とDMOSの因果関係(つまり”DMOS Capasitorを採用したからこのセンサスペックを達成できた”というような因果関係)はあるのでしょうか？
ひとつあり得るとすると、
3年前の技研公開で展示されていた33Mpix ＆ 120fpsセンサの分解能は12bitでした。今回14bitということですので、3年前とAD分解能が高くなっているのが変化ポイントの様に思います。あえて言うと、そこの進化とDMOS Capasitorが関係しているの？？
16)
7.06 ON Semiconductor High-Speed, High Sensitivity 25 Mega Pixel CMOS Image Sensor with Column Parallel 12 bit Hybrid ADC Architecture
これは7.02のグローバルシャッタ機能付き80fpsセンサと同じ試作センサでしょうか。
今度は”列並列12bitのハイブリッドADCアーキテクチャ”のアピール発表になっています。
ハイブリッドというと、例えば上位bitの変換が逐次比較型で下位bitがスロープ積分型とかそういうパタンですが、果たしてこの発表のハイブリッドADCの組み合わせは？またその目的は？
そのあたりが私の興味があるところです。
17)
7.08 CMOSIS Backside illuminated 84 dB global shutter image sensor
少なくとも二年前まではCDS機能付きグローバルシャッタ画素を3.5um□の画素ピッチまでは意地で表面照射型にこだわった(？)CMOSIS社。
しかし、2.02のオリンパスに続き、遂にCMOSISも裏面照射のグローバルシャッタセンサへ。
CMOSISのグローバルシャッタセンサだと、1画素に6.5トランジスタと加えてスイッチやら容量やらを搭載せねばならず、3.5um□以上の画素微細化に限界がきたということでしょうか。
そのため裏面照射型へ移行することを考えたと。
問題は裏面照射型センサでの読み出し前の信号保持部への光の漏れこみをどう抑えるか？ですが、
CMOSISの画素回路構成だと、FD部で信号保持せずに、すぐにC1とC2に信号書き込みが可能な構成ですので、プロセスさえ整えば裏面照射型センサを元々作れそうな感じでしたね。
18)
11.06 半導体エネルギー研究所/NHK技研/東京大学 High-Sensitivity Image Sensor with Stacked Structure comprising Crystalline Selenium Photoconductor, Crystalline OS FET and CMOS FET
まず先に”OS FETとは何ぞや？”ということで検索してみました。結果、
半導体エネルギー研究所のサイトにそれらしい記述がありました。ラフにまとめると、”IGZO(酸化物半導体：InGaZn)の特殊な結晶構造のもので作ったMOSFETで、OFF時の超低リークという特徴があるようです。
で、上記が今回の発表とどう関係があるのか皆目検討もつきませんが、この発表自体は一昨年のNHK技研公開で初めて出てきたと思っている
コレの続編ですね。
タイトルからはわかり難いですが、
今年のNHK技研公開でも、ポスター展示のP8がこの研究の成果発表だと思われます。
技研公開の場と合わせて、
・実際アバランシェ増倍作用は十分起こせたのか？(≒狙い通りの高感度に出来そうなのか？)
・白い輝点が多い課題の解決の道筋は少しでも見えたのか？
あたりが個人的注目点です。
19)
13.01 OmniVision A 1280x1080 4.2μm Split-diode Pixel HDR Sensor in 110nm BSI CMOS Process
車載向けイメージセンサシェア第二位のオムニビジョン。画素数からしても、勝手な予想ですが車載向けセンサを想定しているのではないでしょうか。
で、ここで気になるのは”Split-diode Pixel”の文字。
同じスプリットでも、先週エントリのキヤノンとソニーの位相差AF画素系の話では無く、このOmniの発表は昔で言う
富士のハニカムCCD画素の様な、高感度と低感度の感度の異なる2種類のフォトダイオードを用意しているという意味のスプリットではないでしょうか？
高感度画素信号に低感度画素信号も合成で用いてHDRを実現するという手法で。
20)
14.03 CMOSIS 700 frames/s 2 MPixel global shutter image sensor with 2 Me- full well charge and 12 μm pixel pitch
CMOSISから2件目のグローバルシャッタセンサ。
700fpsも相当に高速で注目なのですが、私がこれを採り上げた理由は”2Me- full well charge”に反応したから。
つまり”飽和が200万電子ある”という点。
12umという画素ピッチは、α7sの8.4um□をも超える大きなものなので、自然と飽和電子数も増えることはわかるのですが、それにしても200万電子とは・・・
果たして何の工夫も無くこの飽和電子数なのか、やはり何かプロセス製造に一工夫を施しての結果なのかが気になります。
21)
14.05 NHK技研/デルフト大学/他 A Two Conversions/Sample Differential Slope Multiple Sampling ADC With Accelerated Counter Architecture
タイトルからすれば、異なるスロープ(傾き)により複数回(2回？)サンプリングするADC。
これは
今年のISSCCでのソニーの発表で、同じ信号データを二度異なるタイミングでサンプリングすることによる低ノイズ化、というのが報告されていましたが、それと類似する内容でしょうか？
しかしその場合、”Differential Slope”である必要性は無さそうに思うので、そこが引っかかるところなのですが・・・
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